參數(shù)資料
型號(hào)： XC3S1200E-4FGG400I
廠商： Xilinx Inc
文件頁(yè)數(shù)： 42/227頁(yè)
文件大小： 0K
描述： IC FPGA SPARTAN-3E 1200K 400FBGA
標(biāo)準(zhǔn)包裝： 60
系列： Spartan®-3E
LAB/CLB數(shù)： 2168
邏輯元件/單元數(shù)： 19512
RAM 位總計(jì)： 516096
輸入/輸出數(shù)： 304
門數(shù)： 1200000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 400-BGA
供應(yīng)商設(shè)備封裝： 400-FBGA（21x21）
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Spartan-3E FPGA Family: DC and Switching Characteristics
DS312 (v4.1) July 19, 2013
Product Specification
136
Configurable Logic Block (CLB) Timing
Table 98: CLB (SLICEM) Timing
Symbol
Description
Speed Grade
Units
-5
-4
Min
Max
Min
Max
Clock-to-Output Times
TCKO
When reading from the FFX (FFY) Flip-Flop, the time
from the active transition at the CLK input to data
appearing at the XQ (YQ) output
-0.52
-0.60
ns
Setup Times
TAS
Time from the setup of data at the F or G input to the
active transition at the CLK input of the CLB
0.46
-0.52
-ns
TDICK
Time from the setup of data at the BX or BY input to
the active transition at the CLK input of the CLB
1.58
-1.81
-ns
Hold Times
TAH
Time from the active transition at the CLK input to the
point where data is last held at the F or G input
0
-0
-ns
TCKDI
Time from the active transition at the CLK input to the
point where data is last held at the BX or BY input
0
-0
-ns
Clock Timing
TCH
The High pulse width of the CLB’s CLK signal
0.70
-0.80
-ns
TCL
The Low pulse width of the CLK signal
0.70
-0.80
-ns
FTOG
Toggle frequency (for export control)
0
657
0
572
MHz
Propagation Times
TILO
The time it takes for data to travel from the CLB’s F
(G) input to the X (Y) output
-0.66
-0.76
ns
Set/Reset Pulse Width
TRPW_CLB
The minimum allowable pulse width, High or Low, to
the CLB’s SR input
1.57
-1.80
-ns
Notes:
1.
The numbers in this table are based on the operating conditions set forth in Table 77.
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PDF描述
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