參數(shù)資料
型號: XC3S1200E-4FGG400I
廠商: Xilinx Inc
文件頁數(shù): 190/227頁
文件大?。?/td> 0K
描述: IC FPGA SPARTAN-3E 1200K 400FBGA
標(biāo)準(zhǔn)包裝: 60
系列: Spartan®-3E
LAB/CLB數(shù): 2168
邏輯元件/單元數(shù): 19512
RAM 位總計: 516096
輸入/輸出數(shù): 304
門數(shù): 1200000
電源電壓: 1.14 V ~ 1.26 V
安裝類型: 表面貼裝
工作溫度: -40°C ~ 100°C
封裝/外殼: 400-BGA
供應(yīng)商設(shè)備封裝: 400-FBGA(21x21)
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Spartan-3E FPGA Family: Functional Description
DS312 (v4.1) July 19, 2013
Product Specification
65
Direct Connections
Direct connect lines route signals to neighboring tiles:
vertically, horizontally, and diagonally. These lines most
often drive a signal from a “source” tile to a double, hex, or
long line and conversely from the longer interconnect back
to a direct line accessing a “destination” tile.
Global Controls (STARTUP_SPARTAN3E)
In addition to the general-purpose interconnect, Spartan-3E
FPGAs have two global logic control signals, as described
in Table 43. These signals are available to the FPGA
application via the STARTUP_SPARTAN3E primitive.
The Global Set/Reset (GSR) signal replaces the global
reset signal included in many ASIC-style designs. Use the
GSR control instead of a separate global reset signal in the
design to free up CLB inputs, resulting in a smaller, more
efficient design. Similarly, the GSR signal is asserted
automatically during the FPGA configuration process,
guaranteeing that the FPGA starts-up in a known state.
The STARTUP_SPARTAN3E primitive also includes two
other signals used specifically during configuration. The
MBT signals are for Dynamically Loading Multiple
CLK input is an alternate clock for configuration Start-Up,
Table 43: Spartan-3E Global Logic Control Signals
Global Control
Input
Description
GSR
Global Set/Reset: When High,
asynchronously places all registers and
flip-flops in their initial state (see Initialization,
page 32). Asserted automatically during the
FPGA configuration process (see Start-Up,
GTS
Global Three-State: When High,
asynchronously forces all I/O pins to a
high-impedance state (Hi-Z, three-state).
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PDF描述
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