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參數(shù)資料
| 型號： | XC3S1000-4CPG132C |
| 廠商： | XILINX INC |
| 元件分類： | FPGA |
| 英文描述： | Spartan-3 FPGA Family: Complete Data Sheet |
| 中文描述： | FPGA, 192 CLBS, 50000 GATES, PBGA132 |
| 封裝： | LEAD FREE, CSP-132 |
| 文件頁數(shù)： | 176/198頁 |
| 文件大?。?/td> | 1605K |
| 代理商： | XC3S1000-4CPG132C |
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Spartan-3 FPGA Family: Pinout Descriptions
90
www.xilinx.com
DS099-4 (v1.6) January 17, 2005
Product Specification
R
FG1156: 1156-lead Fine-pitch Ball Grid
Array
The 1,156-lead fine-pitch ball grid array package, FG1156,
supports two different Spartan-3 devices, namely the
XC3S4000 and the XC3S5000. The XC3S4000, however,
has fewer I/O pins, which consequently results in 73 uncon-
nected pins on the FG1156 package, labeled as “N.C.” In
Table 40
and
Figure 17
, these unconnected pins are indi-
cated with a black diamond symbol (
).
The XC3S5000 has a single unconnected package pin, ball
AK31, which is also unconnected for the XC3S4000.
All the package pins appear in
Table 40
and are sorted by
bank number, then by pin name. Pairs of pins that form a dif-
ferential I/O pair appear together in the table. The table also
shows the pin number for each pin and the pin type, as
defined earlier.
If there is a difference between the XC3S4000 and
XC3S5000 pinouts, then that difference is highlighted in
Table 40
. If the table entry is shaded grey, then there is an
unconnected pin on the XC3S4000 that maps to a user-I/O
pin on the XC3S5000. If the table entry is shaded tan, which
only occurs on ball L29 in I/O Bank 2, then the unconnected
pin on the XC3S4000 maps to a VREF-type pin on the
XC3S5000. If the other VREF_2 pins all connect to a volt-
age reference to support a special I/O standard, then also
connect the N.C. pin on the XC3S4000 to the same
VREF_2 voltage. This provides maximum flexibility as you
could potentially migrate a design from the XC3S4000 to
the XC3S5000 FPGA without changing the printed circuit
board.
An electronic version of this package pinout table and foot-
print diagram is available for download from the Xilinx web-
site at
http://www.xilinx.com/bvdocs/publications/s3_pin.zip
.
Pinout Table
Table 40:
FG1156 Package Pinout
Bank
XC3S4000
Pin Name
XC3S5000
Pin Name
FG1156
Pin
Number
Type
0
IO
IO
B9
I/O
0
IO
IO
E17
I/O
0
IO
IO
F6
I/O
0
IO
IO
F8
I/O
0
IO
IO
G12
I/O
0
IO
IO
H8
I/O
0
IO
IO
H9
I/O
0
IO
IO
J11
I/O
0
N.C. (
)
IO
J9
I/O
0
N.C. (
)
IO
K11
I/O
0
IO
IO
K13
I/O
0
IO
IO
K16
I/O
0
IO
IO
K17
I/O
0
IO
IO
I/O
0
IO
IO
L16
I/O
0
IO
IO
L17
I/O
0
IO/VREF_0
IO/VREF_0
D5
VREF
0
IO/VREF_0
IO/VREF_0
E10
VREF
0
IO/VREF_0
IO/VREF_0
J14
VREF
0
IO/VREF_0
IO/VREF_0
L15
VREF
0
IO_L01N_0/
VRP_0
IO_L01N_0/
VRP_0
B3
DCI
0
IO_L01P_0/
VRN_0
IO_L01P_0/
VRN_0
A3
DCI
0
IO_L02N_0
IO_L02N_0
B4
I/O
0
IO_L02P_0
IO_L02P_0
A4
I/O
0
IO_L03N_0
IO_L03N_0
C5
I/O
0
IO_L03P_0
IO_L03P_0
B5
I/O
0
IO_L04N_0
IO_L04N_0
D6
I/O
0
IO_L04P_0
IO_L04P_0
C6
I/O
0
IO_L05N_0
IO_L05N_0
B6
I/O
0
IO_L05P_0/
VREF_0
IO_L05P_0/
VREF_0
A6
VREF
0
IO_L06N_0
IO_L06N_0
F7
I/O
0
IO_L06P_0
IO_L06P_0
E7
I/O
0
IO_L07N_0
IO_L07N_0
G9
I/O
0
IO_L07P_0
IO_L07P_0
F9
I/O
0
IO_L08N_0
IO_L08N_0
D9
I/O
0
IO_L08P_0
IO_L08P_0
C9
I/O
0
IO_L09N_0
IO_L09N_0
J10
I/O
0
IO_L09P_0
IO_L09P_0
H10
I/O
0
IO_L10N_0
IO_L10N_0
G10
I/O
0
IO_L10P_0
IO_L10P_0
F10
I/O
0
IO_L11N_0
IO_L11N_0
L12
I/O
0
IO_L11P_0
IO_L11P_0
K12
I/O
0
IO_L12N_0
IO_L12N_0
J12
I/O
0
IO_L12P_0
IO_L12P_0
H12
I/O
0
IO_L13N_0
IO_L13N_0
F12
I/O
0
IO_L13P_0
IO_L13P_0
E12
I/O
0
IO_L14N_0
IO_L14N_0
D12
I/O
0
IO_L14P_0
IO_L14P_0
C12
I/O
0
IO_L15N_0
IO_L15N_0
B12
I/O
0
IO_L15P_0
IO_L15P_0
A12
I/O
Table 40:
FG1156 Package Pinout
(Continued)
Bank
XC3S4000
Pin Name
XC3S5000
Pin Name
FG1156
Pin
Number
Type
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