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參數(shù)資料
| 型號： | VOICE-RECORD-RD |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 228/270頁 |
| 文件大?。?/td> | 0K |
| 描述： | KIT REF DESIGN VOICE RECORD F41X |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 主要目的： | 音頻，語音錄制/回放 |
| 嵌入式： | 是，MCU，8 位 |
| 已用 IC / 零件： | C8051F411-GM |
| 主要屬性： | MCU，87 秒，8 kHz， |
| 次要屬性： | 需要 Keil 編譯器和 USB 調(diào)試適配器 |
| 已供物品： | 板，電池，CD，耳機(jī)，電源 |
| 相關(guān)產(chǎn)品： | 336-1317-ND - KIT EVAL FOR C8051F411 |
| 其它名稱： | 336-1315 |
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C8051F410/1/2/3
60
Rev. 1.1
SFR Definition 5.2. ADC0CF: ADC0 Configuration
Bits7–3: AD0SC4–0: ADC0 SAR Conversion Clock Period Bits.
SAR Conversion clock is derived from FCLK by the following equation, where AD0SC refers
to the 5-bit value held in bits AD0SC4-0. SAR Conversion clock requirements are given in
BURSTEN = 0: FCLK is the current system clock.
BURSTEN = 1: FCLK is a maximum of 25 MHz, independent of the current system clock.
*
or
*Note: Round the result up.
Bits2–1: AD0RPT1–0: ADC0 Repeat Count.
Controls the number of conversions taken and accumulated between ADC0 End of
Conversion (ADCINT) and ADC0 Window Comparator (ADCWINT) interrupts. A convert
start is required for each conversion unless Burst Mode is enabled. In Burst Mode, a single
convert start can initiate multiple self-timed conversions. Results in both modes are
accumulated in the ADC0H:ADC0L register. When AD0RPT1-0 are set to a value other
than '00', the AD0LJST bit in the ADC0CN register must be set to '0' (right justified).
00: 1 conversion is performed.
01: 4 conversions are performed and accumulated.
10: 8 conversions are performed and accumulated.
11: 16 conversions are performed and accumulated.
Note:
The ADC0 output register is automatically reset to 0x0000 upon reaching the last conversion
specified by the repeat counter. If the ADC is disabled during a conversion and re-enabled later,
the ADC0H and ADC0L registers should be manually cleared to 0x00.
Bit0:
RESERVED. Read = 0b; Must write 0b.
R/W
Reset Value
AD0SC
AD0RPT
Reserved
11111000
Bit7
Bit6
Bit5
Bit4
Bit3
Bit2
Bit1
Bit0
SFR Address:
0xBC
AD0SC
FCLK
CLK
SAR
--------------------
1
–
=
CLK
SAR
FCLK
AD0SC
1
+
----------------------------
=
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