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參數(shù)資料
| 型號： | VOICE-RECORD-RD |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 108/270頁 |
| 文件大?。?/td> | 0K |
| 描述： | KIT REF DESIGN VOICE RECORD F41X |
| 標準包裝： | 1 |
| 主要目的： | 音頻，語音錄制/回放 |
| 嵌入式： | 是，MCU，8 位 |
| 已用 IC / 零件： | C8051F411-GM |
| 主要屬性： | MCU，87 秒，8 kHz， |
| 次要屬性： | 需要 Keil 編譯器和 USB 調(diào)試適配器 |
| 已供物品： | 板，電池，CD，耳機，電源 |
| 相關(guān)產(chǎn)品： | 336-1317-ND - KIT EVAL FOR C8051F411 |
| 其它名稱： | 336-1315 |
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C8051F410/1/2/3
196
Rev. 1.1
Figure 21.4 shows the typical SCL generation described by Equation 21.2. Notice that THIGH is typically
twice as large as TLOW. The actual SCL output may vary due to other devices on the bus (SCL may be
extended low by slower slave devices, or driven low by contending master devices). The bit rate when
operating as a master will never exceed the limits defined by equation Equation 21.1.
SCL
Timer Source
Overflows
SCL High Timeout
T
Low
T
High
Figure 21.4. Typical SMBus SCL Generation
Setting the EXTHOLD bit extends the minimum setup and hold times for the SDA line. The minimum SDA
setup time defines the absolute minimum time that SDA is stable before SCL transitions from low-to-high.
The minimum SDA hold time defines the absolute minimum time that the current SDA value remains stable
after SCL transitions from high-to-low. EXTHOLD should be set so that the minimum setup and hold times
meet the SMBus Specification requirements of 250 ns and 300 ns, respectively. Table 21.2 shows the min-
imum setup and hold times for the two EXTHOLD settings. Setup and hold time extensions are typically
necessary when SYSCLK is above 10 MHz.
Note: For SCL operation above 100 kHz, EXTHOLD should be cleared to ‘0’.
Table 21.2. Minimum SDA Setup and Hold Times
*Note: Setup Time for ACK bit transmissions and the MSB of all data transfers. The s/w delay occurs
between the time SMB0DAT or ACK is written and when SI is cleared. Note that if SI is cleared in
the same write that defines the outgoing ACK value, s/w delay is zero.
With the SMBTOE bit set, Timer 3 should be configured to overflow after 25 ms in order to detect SCL low
timeouts (see
Section “21.3.3. SCL Low Timeout” on page 194). The SMBus interface will force Timer 3
to reload while SCL is high, and allow Timer 3 to count when SCL is low. The Timer 3 interrupt service rou-
tine should be used to reset SMBus communication by disabling and re-enabling the SMBus.
SMBus Free Timeout detection can be enabled by setting the SMBFTE bit. When this bit is set, the bus will
be considered free if SDA and SCL remain high for more than 10 SMBus clock source periods (see
Figure 21.4). When a Free Timeout is detected, the interface will respond as if a STOP was detected (an
interrupt will be generated, and STO will be set).
Enabling the Bus Free Timeout is recommended.
EXTHOLD
Minimum SDA Setup Time
Minimum SDA Hold Time
0
Tlow - 4 system clocks
OR
1 system clock + s/w delay*
3 system clocks
1
11 system clocks
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