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參數(shù)資料
| 型號： | UPD784218YGC |
| 廠商： | NEC Corp. |
| 英文描述： | Cable; Leaded Process Compatible:No; Peak Reflow Compatible (260 C):No |
| 中文描述： | 16-/8-bit的單晶片微控制器 |
| 文件頁數(shù)： | 71/92頁 |
| 文件大?。?/td> | 617K |
| 代理商： | UPD784218YGC |
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μ
PD784218, 784218Y
Data Sheet U12304EJ2V0DS00
71
Serial Operation (T
A
= –40 to +85
°
C, V
DD
= AV
DD
= 2.2 to 5.5 V, V
SS
= AV
SS
= 0 V)
(a) 3-wire serial I/O mode (SCK: internal clock output)
Parameter
Symbol
Conditions
MIN.
TYP.
MAX.
Unit
SCK cycle time
t
KCY1
2.7 V
≤
V
DD
≤
5.5 V
800
ns
3,200
ns
SCK high-/low-level width
t
KH1
,
2.7 V
≤
V
DD
≤
5.5 V
350
ns
t
KL1
1,500
ns
SI setup time (to SCK
↑
)
t
SIK1
2.7 V
≤
V
DD
≤
5.5 V
10
ns
30
ns
SI hold time (from SCK
↑
)
t
KSI1
40
ns
SO output delay time
(from SCK
↓
)
t
KSO1
30
ns
(b) 3-wire serial I/O mode (SCK: external clock input)
Parameter
Symbol
Conditions
MIN.
TYP.
MAX.
Unit
SCK cycle time
t
KCY2
2.7 V
≤
V
DD
≤
5.5 V
800
ns
3,200
ns
SCK high-/low-level width
t
KH2
,
2.7 V
≤
V
DD
≤
5.5 V
400
ns
t
KL2
1,600
ns
SI setup time (to SCK
↑
)
t
SIK2
2.7 V
≤
V
DD
≤
5.5 V
10
ns
30
ns
SI hold time (from SCK
↑
)
t
KSI2
40
ns
SO output delay time
(from SCK
↓
)
t
KSO2
30
ns
(c) UART mode
Parameter
Symbol
Conditions
MIN.
TYP.
MAX.
Unit
ASCK cycle time
t
KCY3
4.5 V
≤
V
DD
≤
5.5 V
417
ns
2.7 V
≤
V
DD
< 4.5 V
833
ns
1,667
ns
ASCK high-/low-level width
t
KH3
,
4.5 V
≤
V
DD
≤
5.5 V
208
ns
t
KL3
2.7 V
≤
V
DD
< 4.5 V
416
ns
833
ns
相關(guān)PDF資料 |
PDF描述 |
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