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參數(shù)資料
| 型號： | UPD75237GJ |
| 廠商： | NEC Corp. |
| 英文描述： | TRANSISTOR NPN 800MA 45V SOT23 |
| 中文描述： | 4位單片機(jī) |
| 文件頁數(shù)： | 87/191頁 |
| 文件大小： | 1255K |
| 代理商： | UPD75237GJ |
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87
μ
PD75237
Clearing Conditions (RELD = 0)
Setting Conditions (RELD = 1)
Bus release signal (REL) detection
Clearing Conditions (CMDD = 0)
Setting Conditions (CMDD = 1)
Command signal (CMD) detection
ACKT
ACKE
1
When set before termination of tr
ansfer
ACK is output in synchronization with the 9th clock of SCK0.
When set after termination of transfer
Fig. 4-41 Serial Bus Interface Control Register (SBIC) Format (2/3)
Bus Release Trigger Bit (W)
Bus release signal (REL) trigger output control bit. When set (RELT = 1), SO0 latch is set (1) and then the RELT bit
is automatically cleared (0).
Note
Do not clear SB0 (or SB1) during serial transfer. Be sure to do so before transfer start or after transfer
end.
Command Trigger Bit (W)
Command signal (CMD) trigger output control bit. When set (CMDT = 1), SO0 latch is cleared (0) and then the
CMDT bit is automatically cleared (0).
Note
Do not clear SB0 (or SB1) during serial transfer. Be sure to do so before transfer start or after transfer
end.
Bus Release Detect Flag (R)
Transfer start instruction execution
RESET input
CSIE0 = 0 (refer to Fig. 4-40)
SVA and SIO0 mismatch upon address reception.
4
Command Detect Flag (R)
Transfer start instruction execution
Bus release signal (REL) detection
RESET input
CSIE0 = 0 (refer to Fig. 4-40)
4
Acknowledge Trigger Bit (W)
Setting this bit after termination of transfer outputs ACK in synchronization with the next SCK0. After output of ACK
signal, this bit is automatically cleared (0).
Note
1. Do not set (1) this bit during serial transfer.
2. ACKT cannot be cleared by software.
3. When setting ACKT, set ACKE = 0.
Acknowledge Enable Bit (R/W)
0
Automatic output of acknowledge signal (ACK) is disabled (output by ACKT enabled).
RELT
CMDT
ACK is output in synchronization with SCK0 just after execution of a
set instruction.
RELD
CMDD
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