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參數(shù)資料
| 型號： | UPD75237GJ |
| 廠商： | NEC Corp. |
| 英文描述： | TRANSISTOR NPN 800MA 45V SOT23 |
| 中文描述： | 4位單片機 |
| 文件頁數(shù)： | 51/191頁 |
| 文件大小： | 1255K |
| 代理商： | UPD75237GJ |
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51
μ
PD75237
(2)
Clock generator functions
The clock generator generates the following clocks and controls the CPU operating modes including the
standby mode.
Main system clock : f
X
Subsystem clock : f
XT
CUP CLOCK :
Φ
Clocks for peripheral hardware
The following clock generator operations are determined by the processor clock control register (PCC) and
the system clock control register (SCC):
(a)
Upon RESET input, the lowest speed mode (10.7
μ
s : at 6.0 MHz operation)
*1
of the main system clock
is selected. (PCC = 0, SCC = 0)
(b)
(0.67
μ
s, 1.33
μ
s, 2.67
μ
s, 10.7
μ
s : at 6.0 MHz operation)
*2
One of the four-level CPU clocks can be selected by setting the PCC with the main system clock selected.
(c)
Two standby modes, the STOP and HALT modes, are available with the main system clock selected.
(d)
μ
s : at 32.768 KHz operation) by selecting the subsystem clock with SCC.
The clock generator can be operated at an ultra-low speed and with low-level power consumption (122
(e)
Main system clock oscilloation can be stopped by SCC with the subsystem clock selected. The HALT
mode can also be used but the STOP mode cannot be used. (Subsystem clock oscillation cannot be
stopped.)
(f)
Divided system clocks are supplied to the peripheral hardware. Subsystem clocks can be directly
supplied to the watch timer to that the timer function can be continued.
(g)
cannot be used if the main system clock is stopped.
When the subsystem clock is selected, the watch timer can operate normally. However, other hardware
* 1.
15.3
μ
s : at 4.19 MHz operation
0.95
μ
s, 1.91
μ
s, 3.82
μ
s, 15.3
μ
s : at 4.19 MHz operation
2.
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