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參數(shù)資料
| 型號(hào)： | UPD75237GJ |
| 廠商： | NEC Corp. |
| 英文描述： | TRANSISTOR NPN 800MA 45V SOT23 |
| 中文描述： | 4位單片機(jī) |
| 文件頁(yè)數(shù)： | 57/191頁(yè) |
| 文件大?。?/td> | 1255K |
| 代理商： | UPD75237GJ |
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57
μ
PD75237
f
X
f
X
f
XT
f
X
f
X
=6.0 MHz
f
XT
=32.768 kHz
(
)
(7)
System clock and CPU clock switching procedure
System clock and CPU clock switching is described referring to Fig. 4-19.
Fig. 4-19 System Clock and CPU Clock Switching
Commercial
Power Supply
ON
OFF
System Clock
CPU Clock
Internal Reset
Operation
V
DD
Pin Voltage
RES Signal
Wait 21.8 ms [31.3 ms]
10.7
μ
s
[15.3
μ
s]
0.67
μ
s
[0.95
μ
s]
122
μ
s
0.67
μ
s
[0.95
μ
s]
RESET input starts the CPU at the lowest speed (21.8 ms : at 6.0 MHz operation)
*1
of the main system
clock after the wait time (10.7
μ
s : at 6.0 MHz operation)
*2
for maintaining the oscillation stabilize time.
The CPU rewrites the PCC and operates at its maximum available speed after the lapse of sufficient
time for the V
DD
pin voltage to increase to a voltage allowing the highest speed operation.
The CPU detects commercial power-off from the interrupt input (INT4 is effective), sets SCC.0 and
operates with the subsystem clock. (At this time, subsystem clock oscillation must have started before-
hand. ) After the passage of time required for the CPU clock to switch to the subsystem clock (32 machine
cycles), the CPU sets SCC.3 to stop main system clock oscillation.
After the CPU detects the commercial power restored from the interrupt, it clears SCC.3 and starts main
system clock oscillation. Following the passage of time required for oscillation stabilization, the CPU
clears SCC.0 and operates at its highest speed.
* 1.
31.3 ms at 4.19 MHz operation
15.3
μ
s at 4.19 MHz operation
2.
, values in brackets are when f
X
= 4.19 MHz.
Remarks
4
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