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參數(shù)資料
| 型號： | UPD703213 |
| 廠商： | NEC Corp. |
| 英文描述： | 32-Bit Single-Chip Microcontrollers |
| 中文描述： | 32位單芯片微控制器 |
| 文件頁數(shù)： | 552/757頁 |
| 文件大小： | 4410K |
| 代理商： | UPD703213 |
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CHAPTER 18 I
2
C BUS
552
User
’
s Manual U15862EJ3V0UD
(2/4)
WRELn
Wait cancellation control
0
Does not cancel wait
1
Cancels wait. This setting is automatically cleared after wait is canceled.
Condition for clearing (WRELn = 0)
Note
Condition for setting (WRELn = 1)
Automatically cleared after execution
When RESET is input
Set by instruction
SPIEn
Enable/disable generation of interrupt request when stop condition is detected
0
Disable
1
Enable
Condition for clearing (SPIEn = 0)
Note
Condition for setting (SPIEn = 1)
Cleared by instruction
When RESET is input
Set by instruction
WTIMn
Control of wait and interrupt request generation
0
Interrupt request is generated at the eighth clock
’
s falling edge.
Master mode: After output of eight clocks, clock output is set to low level and wait is set.
Slave mode: After input of eight clocks, the clock is set to low level and wait is set for master device.
1
Interrupt request is generated at the ninth clock
’
s falling edge.
Master mode: After output of nine clocks, clock output is set to low level and wait is set.
Slave mode: After input of nine clocks, the clock is set to low level and wait is set for master device.
This bit
’
s setting is invalid during an address transfer and is valid as the transfer is completed. When in master mode,
a wait is inserted at the falling edge of the ninth clock during address transfers. For a slave device that has received a
local address, a wait is inserted at the falling edge of the ninth clock after an ACK signal is issued. When the slave
device has received an extension code, a wait is inserted at the falling edge of the eighth clock.
Condition for clearing (WTIMn = 0)
Note
Condition for setting (WTIMn = 1)
Cleared by instruction
When RESET is input
Set by instruction
Note
This flag
’
s signal is invalid when IICEn = 0.
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PDF描述 |
|---|---|
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