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參數(shù)資料
| 型號： | UPD703213 |
| 廠商： | NEC Corp. |
| 英文描述： | 32-Bit Single-Chip Microcontrollers |
| 中文描述： | 32位單芯片微控制器 |
| 文件頁數(shù)： | 101/757頁 |
| 文件大小： | 4410K |
| 代理商： | UPD703213 |
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CHAPTER 3 CPU FUNCTIONS
User
’
s Manual U15862EJ3V0UD
101
3.2.2 System register set
System registers control the status of the CPU and hold interrupt information.
Read from and write to system registers are performed by setting the system register numbers shown below with
the system register load/store instructions (LDSR, STSR instructions).
Table 3-2. System Register Numbers
Operand Specification Enabled
Register No.
System Register Name
LDSR
Instruction
STSR
Instruction
0
Interrupt status saving register (EIPC)
Note 1
Yes
Yes
1
Interrupt status saving register (EIPSW)
Note 1
Yes
Yes
2
NMI status saving register (FEPC)
Note 1
Yes
Yes
3
NMI status saving register (FEPSW)
Note 1
Yes
Yes
4
Interrupt source register (ECR)
No
Yes
5
Program status word (PSW)
Yes
Yes
6 to 15
Reserved numbers for future function expansion (The operation is not guaranteed
if accessed.)
No
No
16
CALLT execution status saving register (CTPC)
Yes
Yes
17
CALLT execution status saving register (CTPSW)
Yes
Yes
18
Exception/debug trap status saving register (DBPC)
Yes
Note 2
Yes
19
Exception/debug trap status saving register (DBPSW)
Yes
Note 2
Yes
20
CALLT base pointer (CTBP)
Yes
Yes
21 to 31
Reserved numbers for future function expansion (The operation is not guaranteed
if accessed.)
No
No
Notes 1.
Since only one set of these registers is available, the contents of this register must be saved by the
program when multiple interrupt servicing is enabled.
2.
Can be accessed only during DBTRAP instruction execution.
Caution
Even if bit 0 of EIPC, FEPC, or CTPC is set to (1) by the LDSR instruction, bit 0 is ignored during
return with the RETI instruction following interrupt servicing (because bit 0 of PC is fixed to 0). If
setting a value to EIPC, FEPC, and CTPC, set an even number (bit 0 = 0).
相關PDF資料 |
PDF描述 |
|---|---|
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