參數(shù)資料
型號(hào)： TMS320UVC5402
廠商： Texas Instruments, Inc.
元件分類： 數(shù)字信號(hào)處理
英文描述： Fixed-Point Digital Signal Processor(定點(diǎn)DSP)
中文描述： 定點(diǎn)數(shù)字信號(hào)處理器（定點(diǎn)DSP）的
文件頁(yè)數(shù)： 42/60頁(yè)
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代理商： TMS320UVC5402
TMS320UVC5402
FIXED-POINT DIGITAL SIGNAL PROCESSOR
SPRS100A – APRIL 1999 – REVISED AUGUST 1999
42
POST OFFICE BOX 1443
HOUSTON, TEXAS 77251–1443
HOLD
and HOLDA timings
switching characteristics over recommended operating conditions for memory control signals
and HOLDA, [H = 0.5 t
c(CO)
] (see Figure 17)
PARAMETER
MIN
MAX
2
UNIT
ns
tdis(CLKL-A)
tdis(CLKL-RW)
tdis(CLKL-S)
ten(CLKL-A)
ten(CLKL-RW)
ten(CLKL-S)
Disable time, address, PS, DS, IS high impedance from CLKOUT low
Disable time, R/W high impedance from CLKOUT low
2
ns
Disable time, MSTRB, IOSTRB high impedance from CLKOUT low
2
ns
Enable time, address, PS, DS, IS from CLKOUT low
2H+10
ns
Enable time, R/W enabled from CLKOUT low
2H+10
ns
Enable time, MSTRB, IOSTRB enabled from CLKOUT low
2
2H+10
ns
tv(HOLDA)
Valid time, HOLDA low after CLKOUT low
0
10
ns
Valid time, HOLDA high after CLKOUT low
–2
8
ns
tw(HOLDA)
Pulse duration, HOLDA low duration
2H–3
ns
timing requirements for memory control signals and HOLDA, [H = 0.5 t
c(CO)
] (see Figure 17)
MIN
MAX
UNIT
tw(HOLD)
tsu(HOLD)
Pulse duration, HOLD low
4H+10
ns
Setup time, HOLD low/high before CLKOUT low
15
ns
IOSTRB
MSTRB
R/W
D[15:0]
PS, DS, IS
A[19:0]
HOLDA
HOLD
CLKOUT
ten(CLKL-S)
ten(CLKL-S)
ten(CLKL-RW)
tdis(CLKL-S)
tdis(CLKL-S)
tdis(CLKL-RW)
tdis(CLKL-A)
tv(HOLDA)
tv(HOLDA)
tw(HOLDA)
tw(HOLD)
tsu(HOLD)
tsu(HOLD)
ten(CLKL-A)
Figure 17. HOLD and HOLDA Timings (HM = 1)
P
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PDF描述
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