參數(shù)資料
型號(hào)： STP1100BGA-100
元件分類： 微控制器/微處理器
英文描述： 32-BIT, 100 MHz, RISC PROCESSOR, PBGA272
封裝： PLASTIC, BGA-272
文件頁數(shù)： 2/32頁
文件大?。?/td> 168K
代理商： STP1100BGA-100
10
STP1100BGA
Preliminary
SPARC v8 32-Bit Microprocessor With PCI/DRAM Interfaces
microSPARC-IIep
December 1997
Sun Microsystems, Inc
TIMING CONSIDERATIONS
1. See
Table 2 for DIV_CTL settings and Table 3 for SP_SEL settings.
1. The timing diagrams in
Figure 4 through Figure 13 reect a SP_SEL[2:0] of 010 for 100 MHz operation.
TABLE 1: Timing Settings for DRAM Speeds [1]
Core Frequency
100 MHz
PCI Frequency
25 MHz
33 MHz
60ns DRAM
DIV_CTL[1:0]=10
SP_SEL[2:0]=010
DIV_CTL[1:0]=01
SP_SEL[2:0]=010
TABLE 2: Processor Interface Timing
DIV_CTL[1:0]
Multiply Factor of EXT_CLK1
01
x3
10
x4
11
x5
00
x6
TABLE 3: Memory Interface Timing
Signal
Description
(SP_SEL[2:0] = 1xx reserved)
Number of Cycles [1]
SP_SEL[2:0]
= 000
SP_SEL[2:0]
= 001
SP_SEL[2:0]
= 010
SP_SEL[2:0]
= 011
t_ASC
Column address sent before CAS
1
3
4
CAS-before-RAS (refresh)
1.5
2.5
3.5
t_CAS
CAS active (read)
3
4
5
CAS active (write)
2
3
t_CP
CAS precharge (read)
1
2
CAS precharge (write)
2
3
t_DH, t_WCH, t_DH
Data, WE, parity hold after CAS
2
3
t_DS, t_WCS, t_DS
Data, WE, parity sent before CAS
1
2
t_RAS
RAS active (read)
7.5
8.5
9.5
11.5
RAS active (write)
5.5
8.5
9.5
RAS active (refresh)
6.5
8.5
t_RP
RAS precharge
3.5
4.5
5.5
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PDF描述
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參數(shù)描述
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