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參數(shù)資料
| 型號： | ST7267C8T1/XXX |
| 廠商： | STMICROELECTRONICS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, MROM, 30 MHz, RISC MICROCONTROLLER, PQFP48 |
| 封裝： | 7 X 7 MM, LEAD FREE, TQFP-48 |
| 文件頁數(shù)： | 65/189頁 |
| 文件大小： | 1643K |
| 代理商： | ST7267C8T1/XXX |
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ST7267C8 ST7267R8
157/189
MSCI PARALLEL INTERFACE (Cont’d)
PARALLEL INTERFACE STATUS REGISTER (PSR)
Read
Reset Value: 0000 0000 0000 1101 (000Dh)
Bit 15:7 = Reserved
Bit 6 = RDPE RS Decoder Protocol Error.
This bit is set by hardware when data are sent to
RS Decoder when it is not ready. MSCI must re-
ceive a soft reset to restart the RS decoder in a
correct state. (Can be used for debug)
0: No RS protocol error
1: RS protocol error detected
Bit 5 = E2R ECC2 ready.
This bit is set by hardware when the ECC2 line
parity and column parity are updated and reset by
hardware when a new start is generated by writing
’1’ in bit 15 of the PCR1 register.
0: ECC2 not ready
1: ECC2 ready
Bit 4 = E1R ECC1 ready.
This bit is set by hardware when the ECC1 line
parity and column parity are updated and cleared
by hardware when a new start is generated by
writing a 1 in bit 15 of the PCR1 register.
0: ECC1 not ready
1: ECC1 ready
Bit 3 = LBF Last Byte of FIFO.
In output mode, this bit is set by hardware when
the total number of bytes written in the FIFO is
equal to the number of bytes to be sent. In input
mode it is set by hardware when the total number
of bytes read from the FIFO is equal to the expect-
ed number of bytes. In both modes, it is reset by
hardware when a new start pulse is generated by
writing a 1 in bit 15 of the PCR1 register.
0: Last byte of the FIFO not read/written
1: Last byte of the FIFO read/written
Bit 2 = EOC End Of Communication.
This bit is set by hardware when the parallel inter-
face communication is over and reset by software
when a new start is generated by writing ’1’ in bit
15 of the PCR1 register.
0: Communication is on going.
1: Communication is over.
Bit 1 = FF FIFO full.
This bit is set and cleared by hardware.
0: FIFO not full
1: FIFO full
Bit 0 = FE FIFO empty.
This bit is set and cleared by hardware.
0: FIFO not empty
1: FIFO empty
Note: The E2R and E1R flags are not reset imme-
diately by the start but 4 MSCI clock cycles after.
ECC1 LINE PARITY (ELP1)
Read
Reset Value: 1111 1111 1111 1111 (FFFFh)
Bit 15:0 = LP[15:0] Line Parity.
ECC1 Line parity bits These bits are set by hard-
ware and reset when a new start is generated by
writing ’1’ in bit 15 of the PCR1 register.
15
8
7
0
000
RDPE
E2R
E1R
LBF
EOC
FF
FE
15
8
7
0
LP15
LP14
LP13
LP12
LP11
LP10
LP9
LP8
LP7
LP6
LP5
LP4
LP3
LP2
LP1
LP0
相關(guān)PDF資料 |
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