參數(shù)資料
型號: ST7267C8T1/XXX
廠商: STMICROELECTRONICS
元件分類: 微控制器/微處理器
英文描述: 16-BIT, MROM, 30 MHz, RISC MICROCONTROLLER, PQFP48
封裝: 7 X 7 MM, LEAD FREE, TQFP-48
文件頁數(shù): 143/189頁
文件大?。?/td> 1643K
代理商: ST7267C8T1/XXX
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ST7267C8 ST7267R8
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WATCHDOG TIMER (Cont’d)
The application program must write in the
WDGCR register at regular intervals during normal
operation to prevent a Watchdog reset. This down-
counter is free-running: it counts down even if the
watchdog is disabled.
The value to be stored in the WDGCR register
must be between FFh and C0h (see Table 22
– The WDGA bit is set (watchdog reset enabled)
– The T6 bit is set to prevent generating an imme-
diate Watchdog reset
– The T[5:0] bits contain the number of increments
which represents the time delay before the
watchdog produces a reset.
Table 22.Watchdog Timing (fCPU = 15 MHz)
10.1.4 Generating a Software reset
The T6 bit can be used to generate a software re-
set (the WDGA bit is set and the T6 bit is cleared).
10.1.5 Software Watchdog Option
If Software Watchdog is selected by option byte,
the watchdog is disabled following a reset. Once
activated it cannot be disabled, except by a reset.
The T6 bit can be used to generate a software re-
set (the WDGA bit is set and the T6 bit is cleared).
10.1.6 Hardware Watchdog Option
If Hardware Watchdog is selected by option byte,
the watchdog is always active and the WDGA bit in
the CR is not used.
10.1.7 Low Power Modes
CR Register
initial value
WDG timeout period
(ms)
Max
FFh
559.2
Min
C0h
8.73
Mode
Description
WAIT
No effect on Watchdog: the downcounter continues to decrement.
HALT
No Watchdog reset is generated. The MCU enters Halt mode. The Watchdog counter is decre-
mented once and then stops counting and is no longer able to generate a watchdog reset until
the MCU receives an external interrupt or a reset.
If an external interrupt is received, the Watchdog restarts counting after 512 CPU clocks. If a re-
set is generated, the Watchdog is disabled (reset state) unless Hardware Watchdog is selected
by option byte.
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