- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄380703 > ST72124J2T (意法半導(dǎo)體) 8-BIT MCU WITH SINGLE VOLTAGE FLASH MEMORY, ADC, 16-BIT TIMERS, SPI, SCI INTERFACES PDF資料下載
參數(shù)資料
| 型號： | ST72124J2T |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | 8-BIT MCU WITH SINGLE VOLTAGE FLASH MEMORY, ADC, 16-BIT TIMERS, SPI, SCI INTERFACES |
| 中文描述： | 8位單電壓閃存，ADC和16位定時(shí)器，SPI和脊髓損傷界面微控制器 |
| 文件頁數(shù)： | 126/153頁 |
| 文件大?。?/td> | 1533K |
| 代理商： | ST72124J2T |
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ST72334J/N, ST72314J/N, ST72124J
126/153
EMC CHARACTERISTICS
(Cont’d)
16.7.3 ESD Pin Protection Strategy
To protect an integrated circuit against Electro-
Static Discharge the stress must be controlled to
prevent degradation or destruction of the circuit el-
ements. The stress generally affects the circuit el-
ements which are connected to the pads but can
also affect the internal devices when the supply
pads receive the stress. The elements to be pro-
tected must not receive excessive current, voltage
or heating within their structure.
An ESD network combines the different input and
output ESD protections. This network works, by al-
lowing safe discharge paths for the pins subjected
to ESD stress. Two critical ESD stress cases are
presented in
Figure 77
and
Figure 78
for standard
pins and in
Figure 79
and
Figure 80
for true open
drain pins.
Standard Pin Protection
To protect the output structure the following ele-
ments are added:
– A diode to V
DD
(3a) and a diode from V
SS
(3b)
– A protection device between V
DD
and V
SS
(4)
To protect the input structure the following ele-
ments are added:
– A resistor in series with the pad (1)
– A diode to V
DD
(2a) and a diode from V
SS
(2b)
– A protection device between V
DD
and V
SS
(4)
Figure 77. Positive Stress on a Standard Pad vs. V
SS
Figure 78. Negative Stress on a Standard Pad vs. V
DD
IN
V
DD
V
SS
(1)
(2a)
(2b)
(4)
OUT
V
DD
V
SS
(3a)
(3b)
Main path
Path to avoid
IN
V
DD
V
SS
(1)
(2a)
(2b)
(4)
OUT
V
DD
V
SS
(3a)
(3b)
Main path
相關(guān)PDF資料 |
PDF描述 |
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