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參數(shù)資料
| 型號(hào)： | ST72124J2T |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | 8-BIT MCU WITH SINGLE VOLTAGE FLASH MEMORY, ADC, 16-BIT TIMERS, SPI, SCI INTERFACES |
| 中文描述： | 8位單電壓閃存，ADC和16位定時(shí)器，SPI和脊髓損傷界面微控制器 |
| 文件頁數(shù)： | 116/153頁 |
| 文件大?。?/td> | 1533K |
| 代理商： | ST72124J2T |
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ST72334J/N, ST72314J/N, ST72124J
116/153
16.5 CLOCK AND TIMING CHARACTERISTICS
Subject to general operating conditions for V
DD
, f
OSC
, and T
A
.
16.5.1 General Timings
16.5.2 External Clock Source
Figure 67. Typical Application with an External Clock Source
Notes:
1.
Data based on typical application software.
2. Time measured between interrupt event and interrupt vector fetch.
t
c(INST)
is the number of t
CPU
cycles needed to finish
the current instruction execution.
3. Data based on design simulation and/or technology characteristics, not tested in production.
Symbol
Parameter
Conditions
Min
Typ
1)
Max
Unit
t
c(INST)
Instruction cycle time
2
3
12
1500
22
2.75
t
CPU
ns
t
CPU
μ
s
f
CPU
=8MHz
250
10
1.25
375
t
v(IT)
Interrupt reaction time
2)
t
v(IT)
=
t
c(INST)
+ 10
f
CPU
=8MHz
Symbol
V
OSC1H
V
OSC1L
t
w(OSC1H)
t
w(OSC1L)
t
r(OSC1)
t
f(OSC1)
I
L
Parameter
Conditions
Min
0.7xV
DD
V
SS
Typ
Max
V
DD
0.3xV
DD
Unit
OSC1 input pin high level voltage
OSC1 input pin low level voltage
see
Figure 67
V
OSC1 high or low time
3)
15
ns
OSC1 rise or fall time
3)
15
OSCx Input leakage current
V
SS
≤
V
IN
≤
V
DD
±1
μ
A
OSC1
OSC2
f
OSC
EXTERNAL
CLOCK SOURCE
ST72XXX
Not connected internally
V
OSC1L
V
OSC1H
t
r(OSC1)
t
f(OSC1)
t
w(OSC1H)
t
w(OSC1L)
I
L
90%
10%
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PDF描述 |
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