Figure 3. Si5324 Typical Application Circuit (I2
參數(shù)資料
型號(hào)： SI5324D-C-GMR
廠商： Silicon Laboratories Inc
文件頁(yè)數(shù)： 9/72頁(yè)
文件大小： 0K
描述： IC CLOCK MULT 2KHZ-150MHZ 36VQFN
標(biāo)準(zhǔn)包裝： 250
系列： DSPLL®
類(lèi)型： 時(shí)鐘/頻率倍增器，抖動(dòng)衰減器，多路復(fù)用器
PLL： 是
主要目的： 以太網(wǎng)（WAN），SONET/SDH/STM，視頻
輸入： 時(shí)鐘
輸出： CML，CMOS，LVDS，LVPECL
電路數(shù)： 1
比率 - 輸入:輸出： 2:2
差分 - 輸入:輸出： 是/是
頻率 - 最大： 150MHz
電源電壓： 1.71 V ~ 3.63 V
工作溫度： -40°C ~ 85°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 36-VFQFN 裸露焊盤(pán)
供應(yīng)商設(shè)備封裝： 36-QFN（6x6）
包裝： 帶卷 (TR)
Si5324
Rev. 1.1
17
2. Typical Application Circuits
Figure 3. Si5324 Typical Application Circuit (I2C Control Mode)
GND
P
A
D
Si5324
INT_C1B
C2B
LOL
RST
CKOUT1+
CKOUT1–
VD
D
GND
Ferrite
Bead
System
Power
Supply
C1
C2
C3
Serial Data
Serial Clock
Reset
Interrupt/CKIN_1 Invalid Indicator
CKIN_2 Invalid Indicator
PLL Loss of Lock Indicator
Clock Outputs
CKOUT2+
CKOUT2–
SDA
SCL
I2C Interface
Serial Port Address
A[2:0]
CMODE
Control Mode (L)
100
0.1 F
+
–
100
0.1 F
+
–
C4
0.1 F
1 F
Clock Select/Clock Active
CS_CA
1. Assumes differential LVPECL termination (3.3 V) on clock inputs.
2. Denotes tri-level input pins with states designated as L (ground), M (VDD/2), and H (VDD).
Notes:
XA
XB
Refclk+
Option 2:
0.1 F
Refclk–
0.1 F
RATE[1:0]2
Crystal/Ref Clk Rate
VDD
15 k
15 k
XA
XB
114.285 MHz Crystal
Option 1:
Input
Clock
Sources*
CKIN2+
CKIN2–
130
130
82
82
VDD = 3.3 V
130
130
82
82
VDD = 3.3 V
CKIN1+
CKIN1–
G
N
D
PAD
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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Si5325A-B-GM 功能描述:鎖相環(huán) - PLL uP-PROGRAMMABE CLK MULT 10 MHZ-1.4 GHZ RoHS:否 制造商:Silicon Labs 類(lèi)型:PLL Clock Multiplier 電路數(shù)量:1 最大輸入頻率:710 MHz 最小輸入頻率:0.002 MHz 輸出頻率范圍:0.002 MHz to 808 MHz 電源電壓-最大:3.63 V 電源電壓-最小:1.71 V 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 封裝 / 箱體:QFN-36 封裝:Tray
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