CKOPN 100 Hz Offset — –90 — dBc/Hz 1 kHz Offset — –106" />
參數(shù)資料
型號(hào)： SI5324D-C-GMR
廠商： Silicon Laboratories Inc
文件頁數(shù)： 4/72頁
文件大?。?/td> 0K
描述： IC CLOCK MULT 2KHZ-150MHZ 36VQFN
標(biāo)準(zhǔn)包裝： 250
系列： DSPLL®
類型： 時(shí)鐘/頻率倍增器，抖動(dòng)衰減器，多路復(fù)用器
PLL： 是
主要目的： 以太網(wǎng)（WAN），SONET/SDH/STM，視頻
輸入： 時(shí)鐘
輸出： CML，CMOS，LVDS，LVPECL
電路數(shù)： 1
比率 - 輸入:輸出： 2:2
差分 - 輸入:輸出： 是/是
頻率 - 最大： 150MHz
電源電壓： 1.71 V ~ 3.63 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 36-VFQFN 裸露焊盤
供應(yīng)商設(shè)備封裝： 36-QFN（6x6）
包裝： 帶卷 (TR)
Si5324
12
Rev. 1.1
Phase Noise
fout = 622.08 MHz
CKOPN
100 Hz Offset
—
–90
—
dBc/Hz
1 kHz Offset
—
–106
—
dBc/Hz
10 kHz Offset
—
–121
—
dBc/Hz
100 kHz Offset
—
–132
—
dBc/Hz
1 MHz Offset
—
–132
—
dBc/Hz
Subharmonic Noise
SPSUBH
Phase Noise @ 100 kHz
Offset
—–88
–76
dBc
Spurious Noise
SPSPUR
Max spur @ n x F3
(n
1, n x F3 < 100 MHz)
—–93
–70
dBc
Table 3. AC Characteristics (Continued)
(VDD = 1.8 ± 5%, 2.5 ±10%, or 3.3 V ±10%, TA = –40 to 85 °C)
Parameter
Symbol
Test Condition
Min
Typ
Max
Unit
Notes:
1. Input to output phase skew after an ICAL is not controlled and can assume any value.
2. Lock and settle time performance is dependent on the frequency plan, the XAXB reference frequency, and LOCKT
setting (see application note, “AN803: Lock and Settling Time Considerations for Si5324/27/69/74 Any-Frequency
Jitter Attenuating Clock ICs”. Visit the Silicon Labs Technical Support web page at:
https://www.silabs.com/support/pages/contacttechnicalsupport.aspx to submit a technical support request regarding
the lock time of your frequency plan.
3. LOCKT = 3.3 ms
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