tDC SCLK = 10 MHz 40 — 60 % Cycle Time, SCLK
參數(shù)資料
型號： SI5324D-C-GMR
廠商： Silicon Laboratories Inc
文件頁數(shù)： 6/72頁
文件大?。?/td> 0K
描述： IC CLOCK MULT 2KHZ-150MHZ 36VQFN
標(biāo)準(zhǔn)包裝： 250
系列： DSPLL®
類型： 時鐘/頻率倍增器，抖動衰減器，多路復(fù)用器
PLL： 是
主要目的： 以太網(wǎng)（WAN），SONET/SDH/STM，視頻
輸入： 時鐘
輸出： CML，CMOS，LVDS，LVPECL
電路數(shù)： 1
比率 - 輸入:輸出： 2:2
差分 - 輸入:輸出： 是/是
頻率 - 最大： 150MHz
電源電壓： 1.71 V ~ 3.63 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 36-VFQFN 裸露焊盤
供應(yīng)商設(shè)備封裝： 36-QFN（6x6）
包裝： 帶卷 (TR)
Si5324
14
Rev. 1.1
SPI Specifications
Duty Cycle, SCLK
tDC
SCLK = 10 MHz
40
—
60
%
Cycle Time, SCLK
tc
100
—
ns
Rise Time, SCLK
tr
20–80%
—
25
ns
Fall Time, SCLK
tf
20–80%
—
25
ns
Low Time, SCLK
tlsc
20–20%
30
—
ns
High Time, SCLK
thsc
80–80%
30
—
ns
Delay Time, SCLK Fall
to SDO Active
td1
——
25
ns
Delay Time, SCLK Fall
to SDO Transition
td2
——
25
ns
Delay Time, SS Rise
to SDO Tri-state
td3
——
25
ns
Setup Time, SS to
SCLK Fall
tsu1
25
—
ns
Hold Time, SS to
SCLK Rise
th1
20
—
ns
Setup Time, SDI to
SCLK Rise
tsu2
25
—
ns
Hold Time, SDI to
SCLK Rise
th2
20
—
ns
Delay Time between
Slave Selects
tcs
25
—
ns
Table 4. Microprocessor Control (Continued)
(VDD = 1.8 ± 5%, 2.5 ±10%, or 3.3 V ±10%, TA = –40 to 85 °C)
Parameter
Symbol
Test Condition
Min
Typ
Max
Unit
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