參數(shù)資料
型號： SCM20014
廠商： Motorola, Inc.
英文描述： VGA Digital Image Sensor(VGA數(shù)字圖像傳感器)
中文描述： VGA數(shù)碼圖像傳感器（顯卡數(shù)字圖像傳感器）
文件頁數(shù)： 49/54頁
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代理商： SCM20014
SCM20014
MOTOROLA
49
Preliminary!! Last Update: 12/14/99
Figure 27. I
2
C Bus Timing Diagram
Analog to Digital Converter (ADC)
Symbol
Parameter
Min
Typ
Max
Units
Resolution
10
bits
V
IN
Input Dynamic Range
8
0
1.5
2.5
Vpp
INL
Integral Non-Linearity
+1.0
LSB
DNL
Differential Non-Linearity
+0.5
LSB
f
max
ADC Clock Rate
13.5
MHz
Notes:
8
Effective differential signal dynamic range
I
2
C SERIAL INTERFACE
6
TIMING SPECIFICATIONS
(see
Figure 27
)
Symbol
Characteristic
Min
Max
Unit
f
max
SCLK maximum frequency
50
400
KHz
M1
Start condition SCLK hold time
4
-
T
MCLK7
M2
SCLK low period
8
-
T
MCLK
M3
SCLK/SDATA rise time [from V
IL
= (0.2)*VDD to V
IH
= (.8)*VDD]
-
.3
μ
s
8
M4
SDATA hold time
4
-
T
MCLK7
M5
SCLK/SDATA fall time (from Vh = 2.4V to Vl = 0.5V)
-
.3
μ
s
8
M6
SCLK high period
4
-
T
MCLK
M7
SDATA setup time
4
-
T
MCLK7
M8
Start / Repeated Start condition SCLK setup time
4
-
T
MCLK
M9
Stop condition SCLK setup time
4
-
T
MCLK
C
I
Capacitive for each I/O pin
-
10
pF
Cbus
Capacitive bus load for SCLK and SDATA
-
200
pF
Rp
Pull-up Resistor on SCLK and SDATA
1.5
10
k
9
6
I
2
C is a proprietary Philips interface bus
7
The unit T
MCLK
is the period of the input master clock; The frequency of MCLK is assumed 13.5 MHz
8
The capacitive load is 200 pF
9
A pull-up resistor to VDD is required on each of the SCLK and SDATA lines; for a maximum bus capacitive load of 200 pf, the minimum
value of Rp should be selected in order to meet specifications
M1
SCLK
M3
M5
V
IH
V
IL
M2
M6
SDATA
M4
M7
M8
M9
M8
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