參數(shù)資料
型號(hào)： SAA7146AH
廠商： NXP SEMICONDUCTORS
元件分類： 消費(fèi)家電
英文描述： .012UF/400VDC METAL POLY CAP
中文描述： SPECIALTY CONSUMER CIRCUIT, PQFP160
封裝： 28 X 28 MM, 3.40 MM HEIGHT, PLASTIC, SOT322-2, MS-022, QFP-160
文件頁(yè)數(shù)： 106/144頁(yè)
文件大?。?/td> 645K
代理商： SAA7146AH
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1998 Apr 09
106
Philips Semiconductors
Product specification
Multimedia bridge, high performance
Scaler and PCI circuit (SPCI)
SAA7146A
Table 93
Timing parameters (t
PCI
: PCI clock cycle time, minimum 30 ns)
Note
1.
Only relevant to stretch access cycles in Intel mode. t
min
can be negative, i.e. RDY can be set to LOW before falling
edge of RDN/WRN.
SYMBOL
PARAMETER
CONDITIONS
MIN.
MAX.
UNIT
t
as
t
ah
t
alh
address set-up time
address hold time
delay between de-asserting of RDN/WRN
and ALE
address 3-state time before start of read
command
write data output hold time
read data input hold time
write data output set-up time
read data input set-up time (relative to
handshake edge)
read data input set-up time (dumb target,
no handshake)
idle time before new transfer starts with
AS_ALE (increment mode)
t
PCI
15
t
PCI
10
t
PCI
15
ns
ns
ns
t
az
t
PCI
10
ns
t
dhw
t
dhr
t
dsw
t
dsrh
3
0
t
PCI
15
0.7t
PCI
ns
ns
ns
ns
t
dsrd
20
ns
t
idl
write access
read access
fast mode
normal mode
2t
PCI
10
3t
PCI
10
t
PCI
10
2t
PCI
10
ns
ns
ns
ns
t
rwi
idle time between two data access strobes
in non-increment mode; this parameter
depends on FAST mode enable
RDY assertion time (Intel mode)
delay from negative edge of RDN/WRN to
de-assertion of RDY; TIMEOUT should be
adjusted to TIMEOUT = t
min
+ 1
time until slave driven data lines have to
go to 3-state, after read cycle is finished
t
rdy
t
min
1.5t
PCI
(TIMEOUT
0.5)t
PCI
ns
ns
note 1
t
dz
2.0 t
PCI
ns
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PDF描述
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