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參數(shù)資料
| 型號(hào)： | S71WS512N80BAIZZ3 |
| 廠商： | Spansion Inc. |
| 英文描述： | Stacked Multi-Chip Product (MCP) Flash Memory and pSRAM CMOS 1.8 Volt |
| 中文描述： | 堆疊式多芯片產(chǎn)品（MCP）的閃存和移動(dòng)存儲(chǔ)芯片的CMOS 1.8伏特 |
| 文件頁數(shù)： | 99/142頁 |
| 文件大?。?/td> | 1996K |
| 代理商： | S71WS512N80BAIZZ3 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁當(dāng)前第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁
June 28, 2004 S71WS512NE0BFWZZ_00_A1
128Mb pSRAM
99
P r e l i m i n a r y
FUNCTIONAL DESCRIPTION (Continued)
Address Key
The address key has the following format.
Notes
*1: A22, A21, A8, and A6 to A0 must be all "1" in any cases.
*2: It is prohibited to apply this key.
*3: If M=0, all the registers must be set with appropriate Key input at the same time.
*4: If M=1, PS must be set with appropriate Key input at the same time. Except for PS, all the other key inputs
must be "1".
*5: Burst Read & Single Write is not supported at WE# Single Clock Pulse Control.
Address
Pin
A22-A21
Register
Name
—
Function
Key
Description
Note
—
1
Unused bits muse be 1
32M Partial
16M Partial
Reserved for future use
Sleep [Default]
Reserved for future use
Reserved for future use
8 words
16 words
Reserved for future use
Reserved for future use
Reserved for future use
Continuous
Synchronous Mode
(Burst Read / Write)
Asynchronous Mode[Default]
(Page Read / Normal Write)
Reserved for future use
3 clocks
4 clocks
5 clocks
Reserved for future use
Reserved for future use
Sequential
Burst Read & Burst Write
Burst Read & Single Write
Falling Clock Edge
Rising Clock Edge
Unused bits muse be 1
WE# Single Clock Pulse Control
without Write Suspend Function
WE# Level Control
with Write Suspend Function
Unused bits muse be 1
*1
A20-A19
PS
Partial
Size
00
01
10
11
000
001
010
011
100
101
110
111
*2
A18-A16
BL
Burst
Length
*2
*2
*2
*2
*2
A15
M
Mode
0
*3
1
*4
A14-A12
RL
Read
Latency
000
001
010
011
1xx
0
1
0
1
0
1
1
*2
*2
*2
A11
BS
Burst
Sequence
A10
SW
Single
Write
*5
A9
VE
Valid
Clock Edge
—
A8
—
*1
A7
WC
Write Control
0
*5
1
A6-A0
—
—
1
*1
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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