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參數(shù)資料
| 型號： | S29GL128N11FAI012 |
| 廠商： | SPANSION LLC |
| 元件分類： | DRAM |
| 英文描述： | 3.0 Volt-only Page Mode Flash Memory featuring 110 nm MirrorBit⑩ Process Technology |
| 中文描述： | 8M X 16 FLASH 3V PROM, 110 ns, PBGA64 |
| 封裝： | 13 X 11 MM, FBGA-64 |
| 文件頁數(shù)： | 79/100頁 |
| 文件大?。?/td> | 952K |
| 代理商： | S29GL128N11FAI012 |
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S29GL-N_00_B3 October 13, 2006
S29GL-N MirrorBit Flash Family
77
D a t a S h e e t
AC Characteristics
Read-Only Operations
Notes:
1.
Not 100% tested.
2.
IL
3.
OE# = V
IL
4.
See
Figure 9, on page 75
and
Table 17 on page 75
for test specifications.
5.
Unless otherwise indicated, AC specifications for 90 ns, 100 ns, and 110 ns speed options are tested with V
IO
= V
CC
= 3 V. AC specifications
for 110 ns speed options are tested with V
IO
= 1.8 V and V
CC
= 3.0 V.
6.
90 ns speed option only applicable to S29GL128N and S29GL256N.
Parameter
Description
Test Setup
Speed Options
JEDEC
Std.
90
(Note 6)
100
110
110
Unit
t
AVAV
t
RC
Read Cycle Time
V
IO
= V
CC
= 3 V
Min
90
100
110
ns
V
IO
= 1.8 V, V
CC
= 3 V
110
t
AVQV
t
ACC
Address to Output Delay
(Note 2)
V
IO
= V
CC
= 3 V
Max
90
100
110
ns
V
IO
= 1.8 V, V
CC
= 3 V
110
t
ELQV
t
CE
Chip Enable to Output Delay
(Note 3)
V
IO
= V
CC
= 3 V
Max
90
100
110
ns
V
IO
= 1.8 V, V
CC
= 3 V
110
t
PACC
Page Access Time
Max
25
25
25
30
ns
t
GLQV
t
OE
Output Enable to Output Delay
Max
25
25
35
35
ns
t
EHQZ
t
DF
Chip Enable to Output High Z
(Note 1)
Max
20
ns
t
GHQZ
t
DF
Output Enable to Output High Z
(Note 1)
Max
20
ns
t
AXQX
t
OH
Output Hold Time From Addresses, CE# or
OE#, Whichever Occurs First
Min
0
ns
t
OEH
Output Enable Hold Time
(Note 1)
Read
Min
0
ns
Toggle and
Data# Polling
Min
10
ns
t
CEH
Chip Enable Hold Time
Read
Min
35
ns
相關(guān)PDF資料 |
PDF描述 |
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