參數(shù)資料
型號(hào)： S1D13A05F00A100
元件分類(lèi)： 顯示控制器
英文描述： 320 X 320 PIXELS CRT OR FLAT PNL GRPH DSPL CTLR, PBGA121
封裝： LEAD FREE, PLASTIC, FBGA-121
文件頁(yè)數(shù)： 52/592頁(yè)
文件大小： 5281K
代理商： S1D13A05F00A100
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Epson Research and Development
Page 139
Vancouver Design Center
Hardware Functional Specification
S1D13A05
Issue Date: 2003/05/01
X40A-A-001-04
Revision 4.0
bits 29-24
Partial Area 0 Y End Position Bits [5:0]
These bits specify the Y End Position of Partial Area 0 in 8 line resolution. This register is
used for the TFT Type 3 Interface and has no effect for all other panel interfaces.
bits 21-16
Partial Area 0 X End Position Bits [5:0]
These bits specify the X End Position of Partial Area 0 in 8 pixel resolution. This register
is used for the TFT Type 3 Interface and has no effect for all other panel interfaces.
bits 13-8
Partial Area 0 Y Start Position Bits [5:0]
These bits specify the Y Start Position of Partial Area 0 in 8 line resolution. This register is
used for the TFT Type 3 Interface and has no effect for all other panel interfaces.
bits 5-0
Partial Area 0 X Start Position Bits [5:0]
These bits specify the X Start Position of Partial Area 0 in 8 pixel resolution. This register
is used for the TFT Type 3 Interface and has no effect for all other panel interfaces.
bits 29-24
Partial Area 1 Y End Position Bits [5:0]
These bits specify the Y End Position of Partial Area 1 in 8 line resolution. This register is
used for the TFT Type 3 Interface and has no effect for all other panel interfaces.
bits 21-16
Partial Area 1 X End Position Bits [5:0]
These bits specify the X End Position of Partial Area 1 in 8 pixel resolution. This register
is used for the TFT Type 3 Interface and has no effect for all other panel interfaces.
bits 13-8
Partial Area 1 Y Start Position Bits [5:0]
These bits specify the Y Start Position of Partial Area 1 in 8 line resolution. This register is
used for the TFT Type 3 Interface and has no effect for all other panel interfaces.
bits 5-0
Partial Area 1 X Start Position Bits [5:0]
These bits specify the X Start Position of Partial Area 1 in 8 pixel resolution. This register
is used for the TFT Type 3 Interface and has no effect for all other panel interfaces.
Type 3 TFT Partial Area 0 Positions Register
REG[E8h]
Default = 00000000h
Read/Write
n/a
Partial Area 0 Y End Position bits 5-0
n/a
Partial Area 0 X End Position bits 5-0
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
n/a
Partial Area 0 Y Start Position bits 5-0
n/a
Partial Area 0 X Start Position bits 5-0
15
14
13
12
11
10
9
8
7
65432
1
0
Type 3 TFT Partial Area 1 Positions Register
REG[ECh]
Default = 00000000h
Read/Write
n/a
Partial Area 1 Y End Position bits 5-0
n/a
Partial Area 1 X End Position bits 5-0
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
n/a
Partial Area 1 Y Start Position bits 5-0
n/a
Partial Area 1 X Start Position bits 5-0
15
14
13
12
11
10
9
8
7
65432
1
0
相關(guān)PDF資料
PDF描述
S1R72005F00A300 UNIVERSAL SERIAL BUS CONTROLLER, PQFP64
S1R72105F00A000 SCSI BUS CONTROLLER, PQFP100
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參數(shù)描述
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S1D13T03F10A100 制造商:Epson Electronics America Inc 功能描述:IC EPD CONTROLLER 64TQFP13 制造商:Epson Electronics America Inc 功能描述:EPD Controller Timing control
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