參數(shù)資料
型號： S1D13A05F00A100
元件分類： 顯示控制器
英文描述： 320 X 320 PIXELS CRT OR FLAT PNL GRPH DSPL CTLR, PBGA121
封裝： LEAD FREE, PLASTIC, FBGA-121
文件頁數(shù)： 389/592頁
文件大?。?/td> 5281K
代理商： S1D13A05F00A100
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Epson Research and Development
Page 11
Vancouver Design Center
Interfacing to the Toshiba MIPS TMPR3905/3912 Microprocessors
S1D13A05
Issue Date: 02/01/29
X40A-G-002-01
3.2 Host Bus Interface Signals
The Host Bus Interface requires the following signals.
CLKI is a clock input required by the S1D13A05 Host Bus Interface as a source for its
internal bus and memory clocks. This clock is typically driven by the host CPU system
clock. For example, DCLKOUT from the Toshiba TMPR3905/12.
The address inputs AB[12:0] are connected directly to the TMPR3905/12 address bus.
Since the TMPR3905/12 has a multiplexed address bus, the other address inputs
A[17:13] must be generated using an external latch controlled by the address latch
enable signal (ALE). The low data byte on the TMPR3905/12 data bus for 16-bit ports is
D[31:24] and connects to the S1D13A05 low data byte, D[7:0]. The high data byte on
the TMPR3905/12 data bus for 16-bit ports is D[23:16] and connects to the S1D13A05
high data byte, D[15:0]. The hardware engineer must ensure that CNF4 selects the
proper endian mode upon reset.
Chip Select (CS#) is driven by external decoding circuitry to select the S1D13A05.
M/R# (memory/register) selects between memory or register accesses. This signal is
generated by the external address decode circuitry. For this example, M/R# is connected
to address line A18, allowing system address A18 to select between memory or register
accesses.
WE1# is connected to CARD1CSH* and is the high byte enable for both read and write
cycles.
WE0# is connected to CARDIOWR* (the write enable signal) and must be driven low
when the Toshiba TMPR3905/12 is writing data to the S1D13A05.
RD# is connected to CARDIORD* (the read enable signal) and must be driven low
when the Toshiba TMPR3905/12 is reading data from the S1D13A05.
WAIT# connects to CARD1WAIT* and is a signal which is output from the S1D13A05
to the TMPR3905/12 that indicates when data is ready (read cycle) or accepted (write
cycle) on the host bus. Since host CPU accesses to the S1D13A05 may occur asynchro-
nously to the display update, it is possible that contention may occur in accessing the
S1D13A05 internal registers and/or display buffer. The WAIT# line resolves these
contentions by forcing the host to wait until the resource arbitration is complete.
The Bus Status (BS#) and Read/Write (RD/WR#) signals are not used in this implemen-
tation of the Toshiba TMPR3905/12 using the Generic #2 Host Bus Interface. These
pins must be tied high (connected to IO VDD).
相關(guān)PDF資料
PDF描述
S1R72005F00A300 UNIVERSAL SERIAL BUS CONTROLLER, PQFP64
S1R72105F00A000 SCSI BUS CONTROLLER, PQFP100
S1R72803F00A100 1 CHANNEL(S), 400M bps, SERIAL COMM CONTROLLER, PQFP100
S1R72C05B08 UNIVERSAL SERIAL BUS CONTROLLER, PBGA121
S1R72C05B10 UNIVERSAL SERIAL BUS CONTROLLER, PBGA121
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參數(shù)描述
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S1D-13-F 功能描述:整流器 200V 1A RoHS:否 制造商:Vishay Semiconductors 產(chǎn)品:Standard Recovery Rectifiers 配置: 反向電壓:100 V 正向電壓下降: 恢復(fù)時間:1.2 us 正向連續(xù)電流:2 A 最大浪涌電流:35 A 反向電流 IR:5 uA 安裝風格:SMD/SMT 封裝 / 箱體:DO-221AC 封裝:Reel
S1D13T03F10A100 制造商:Epson Electronics America Inc 功能描述:IC EPD CONTROLLER 64TQFP13 制造商:Epson Electronics America Inc 功能描述:EPD Controller Timing control
S1D13T04F10E100 制造商:Epson Electronics America Inc 功能描述:IC EPD CONTROLLER
S1D13U11F00A 功能描述:顯示驅(qū)動器和控制器 USB -LCDC Controller RoHS:否 制造商:Panasonic Electronic Components 工作電源電壓:2.7 V to 5.5 V 最大工作溫度: 安裝風格:SMD/SMT 封裝 / 箱體:QFN-44 封裝:Reel
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