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參數(shù)資料
| 型號： | R80C52TXXX-L16SHXXX:D |
| 廠商： | ATMEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 16 MHz, MICROCONTROLLER, CQCC44 |
| 封裝： | LCC-44 |
| 文件頁數(shù)： | 499/1177頁 |
| 文件大?。?/td> | 4597K |
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SAM4CM Series [DATASHEET]
Atmel-11203C-ATARM-SAM4CM32-SAM4CM16-SAM4CM8-Datasheet_06-Oct-14
27.7.3 NAND Flash Support
The SMC integrates circuitry that interfaces to NAND Flash devices.
The NAND Flash logic is driven by the Static Memory Controller. It depends on the programming of the
SMC_NFCSx field in the CCFG_SMCNFCS Register on the Bus Matrix User Interface. For details on this register,
refer to the Bus Matrix User Interface section. Access to an external NAND Flash device via the address space
reserved to the chip select programmed.
The user can connect up to 4 NAND Flash devices with separate chip select.
The NAND Flash logic drives the read and write command signals of the SMC on the NANDOE and NANDWE
signals when the NCSx programmed is active. NANDOE and NANDWE are disabled as soon as the transfer
address fails to lie in the NCSx programmed address space.
Figure 27-5.
NAND Flash Signal Multiplexing on SMC Pins
Note:
When the NAND Flash logic is activated, (SMCNFCSx=1), the NWE pin cannot be used in PIO mode but only in
Peripheral mode (NWE function). If the NWE function is not used for other external memories (SRAM, LCD), it must
be configured in one of the following modes.
PIO Input with pull-up enabled (default state after reset)
PIO Output set at level 1
The address latch enable and command latch enable signals on the NAND Flash device are driven by address bits
A22 and A21of the address bus. Any bit of the address bus can also be used for this purpose. The command,
address or data words on the data bus of the NAND Flash device use their own addresses within the NCSx
address space (configured by CCFG_SMCNFCS Register on the Bus Matrix User Interface). The chip enable (CE)
signal of the device and the ready/busy (R/B) signals are connected to PIO lines. The CE signal then remains
asserted even when NCS3 is not selected, preventing the device from returning to Standby mode. The NANDCS
output signal should be used in accordance with the external NAND Flash device type.
Two types of CE behavior exist depending on the NAND flash device:
Standard NAND Flash devices require that the CE pin remains asserted Low continuously during the read
busy period to prevent the device from returning to Standby mode. Since the Static Memory Controller
(SMC) asserts the NCSx signal High, it is necessary to connect the CE pin of the NAND Flash device to a
GPIO line, in order to hold it low during the busy period preceding data read out.
This restriction has been removed for “CE don’t care” NAND Flash devices. The NCSx signal can be directly
connected to the CE pin of the NAND Flash device.
Figure 27-6
illustrates both topologies: Standard and “CE don’t care” NAND Flash.
SMC
NRD
NWE
NANDOE
NANDWE
NAND Flash Logic
NCSx (activated if SMC_NFCSx=1)
*
NANDWE
NANDOE
*
in CCFG_SMCNFCS Matrix register
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