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參數(shù)資料
| 型號： | R80C52TXXX-L16SHXXX:D |
| 廠商： | ATMEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 16 MHz, MICROCONTROLLER, CQCC44 |
| 封裝： | LCC-44 |
| 文件頁數(shù)： | 29/1177頁 |
| 文件大小： | 4597K |
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29
SAM4CM Series [DATASHEET]
Atmel-11203C-ATARM-SAM4CM32-SAM4CM16-SAM4CM8-Datasheet_06-Oct-14
6.4
NRST Pin
The NRST pin is bidirectional. It is handled by the on-chip reset controller and can be driven low to provide a reset
signal to the external components, or asserted low externally to reset the microcontroller. It resets the core and the
peripherals, with the exception of the Backup region (RTC, RTT and Supply Controller). There is no constraint on
the length of the reset pulse, and the Reset Controller can guarantee a minimum pulse length. The NRST pin
integrates a permanent pull-up resistor to VDDIO of about 100 k
Ω
. By default, the NRST pin is configured as an
input.
6.5
TMPx Pins: Anti-tamper Pins
Anti-tamper pins detect intrusion—for example, into a smart meter case. Upon detection through a tamper switch,
automatic, asynchronous and immediate clear of registers in the backup area, and time stamping in the RTC are
performed. Anti-tamper pins can be used in all modes. Date and number of tampering events are stored
automatically. Anti-tampering events can be programmed so that half of the General-purpose Backup Registers
(GPBR) are erased automatically. TMP1 signal is referred to VDDIO, meaning that it is effective only if VDDIO is
supplied, whereas TMP0 is in the VDDBU domain.
6.6
RTCOUT0 Pin
The RTCOUT0 pin shared in the PIO (supplied by VDDIO) can be used to generate waveforms from the RTC in
order to take advantage of the RTC inherent prescalers while the RTC is the only powered circuitry (Low-power
mode, Backup mode) or in any active mode. Entering Backup or low-power operating modes does not affect the
waveform generation outputs (VDDIO still needs to be supplied). Anti-tampering pin detection can be
synchronized with this signal.
Note:
To use the RTCOUT0 signal during application development using JTAG-ICE interface, the programmer must use
Serial Wire Debug (SWD) mode. In this case, the TDO pin is not used as a JTAG signal by the ICE interface.
6.7
Shutdown (SHDN) Pin
The SHDN pin designates the Backup mode of operation. When the device is in Backup mode, SHDN = 0. In any
other mode, SHDN = 1 (VDDBU). This pin is designed to control the enable pin of the main external voltage
regulator. When the device enters Backup mode, the SHDN pin disables the external voltage regulator and, upon
the wake-up event, it re-enables the voltage regulator.
The SHDN pin is asserted low when the VROFF bit in the Supply Controller Control Register (SUPC_CR) is set
to 1.
6.8
Force Wake-up (FWUP) Pin
The FWUP pin can be used as a wake-up source in all low-power modes as it is supplied by VDDBU.
6.9
ERASE Pin
The ERASE pin is used to reinitialize the Flash content (and some of its NVM bits) to an erased state (all bits read
as logic level 1). The ERASE pin integrates a pull-down resistor of about 100 k
Ω
into GND, so that it can be left
unconnected for normal operations.
This pin is debounced by SLCK to improve the glitch tolerance. When the ERASE pin is tied high during less than
100 ms, it is not taken into account. The pin must be tied high during more than 220 ms to perform a Flash erase
operation.
The ERASE pin is a system I/O pin and can be used as a standard I/O. At start-up, the ERASE pin is not
configured as a PIO pin. If the ERASE pin is used as a standard I/O, the start-up level of this pin must be low to
prevent unwanted erasing. Refer to
Section 11.3 “APB/AHB Bridge”
. If the ERASE pin is used as a standard I/O
output, asserting the pin to low does not erase the Flash.
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