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參數(shù)資料
| 型號： | R80C52TXXX-L16SHXXX:D |
| 廠商： | ATMEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 16 MHz, MICROCONTROLLER, CQCC44 |
| 封裝： | LCC-44 |
| 文件頁數(shù)： | 324/1177頁 |
| 文件大?。?/td> | 4597K |
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SAM4CM Series [DATASHEET]
Atmel-11203C-ATARM-SAM4CM32-SAM4CM16-SAM4CM8-Datasheet_06-Oct-14
324
15.4
Functional Description
15.4.1 Reset Controller Overview
The Reset Controller is made up of an NRST manager and a reset state manager. It runs at slow clock and
generates the following reset signals:
proc_nreset: processor reset line (also resets the Watchdog Timer)
coproc_nreset: coprocessor (second processor) reset line
periph_nreset: affects the whole set of embedded peripherals
coproc_periph_nreset: affects the whole set of embedded peripherals driven by the co- processor
nrst_out: drives the NRST pin
These reset signals are asserted by the Reset Controller, either on events generated by peripherals, events on
NRST pin, or on software action. The reset state manager controls the generation of reset signals and provides a
signal to the NRST manager when an assertion of the NRST pin is required.
The NRST manager shapes the NRST assertion during a programmable time, thus controlling external device
resets.
The Reset Controller Mode Register (RSTC_MR), used to configure the Reset Controller, is powered with VDDBU,
so that its configuration is saved as long as VDDBU is on.
15.4.2 NRST Manager
After power-up, NRST is an output during the External Reset Length (ERSTL) time period defined in the
RSTC_MR. When the ERSTL time has elapsed, the pin behaves as an input and all the system is held in reset if
NRST is tied to GND by an external signal.
The NRST manager samples the NRST input pin and drives this pin low when required by the reset state
manager.
Figure 15-2
shows the block diagram of the NRST manager.
Figure 15-2.
NRST Manager
15.4.2.1NRST Signal or Interrupt
The NRST manager samples the NRST pin at slow clock speed. When the line is detected low, a User Reset is
reported to the reset state manager.
However, the NRST manager can be programmed to not trigger a reset when an assertion of NRST occurs.
Writing a 0 to the URSTEN bit in the RSTC_MR disables the User Reset trigger.
The level of the pin NRST can be read at any time in the bit NRSTL (NRST level) in the Reset Controller Status
Register (RSTC_SR). As soon as the NRST pin is asserted, bit URSTS in the RSTC_SR is set. This bit is cleared
only when the RSTC_SR is read.
External Reset Timer
URSTS
URSTEN
ERSTL
exter_nreset
URSTIEN
RSTC_MR
RSTC_MR
RSTC_MR
RSTC_SR
NRSTL
nrst_out
NRST
rstc_irq
Other
interrupt
sources
user_reset
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