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參數(shù)資料
| 型號： | PI7C7100 |
| 廠商： | Pericom Semiconductor Corp. |
| 英文描述： | 3-Port PCI Bridge |
| 中文描述： | 3端口PCI橋 |
| 文件頁數(shù)： | 78/132頁 |
| 文件大?。?/td> | 2559K |
| 代理商： | PI7C7100 |
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09/18/00 Rev 1.1
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14. Bridge Behavior
PI7C7100
3-Port PCI Bridge
ADVANCE INFORMATION
A target then has up to three cycles to respond before subtractive decoding is initiated. If the target detects an address
hit, it should assert its DEVSEL# signal in the cycle corresponding to the values of bits 9 and 10 in the Configuration Status
Register.
Termination of a PCI cycle can occur in a number of ways. Normal termination begins by the initiator (master)
de-asserting FRAME# with IRDY# being asserted (or remaining asserted) on the same cycle. The cycle
completes when TRDY# and IRDY# are both asserted simultaneously. The target should de-assert TRDY# for
one cycle following final assertion (sustained 3-state signal).
14.2 Transaction Ordering
To maintain data coherency and consistency, PI7C7100 complies with the ordering rules put forth in the PCI Local Bus
Specification, Rev 2.1. The following table summarizes the ordering relationship of all the transactions through the bridge.
PMW - Posted write (either memory write or memory write & invalidate)
DRR - Delayed read request (all memory read, I/O read & configuration read)
DWR - Delayed write request (I/O write & configuration write)
DRC - Delayed read completion (all memory read, I/O read & configuration read)
DWC - Delayed write completion (I/O write & configuration write )
A PCI cycle is initiated by asserting the FRAME# signal. In a bridge, there are a number of possibilities.
Those possibilities are summarized in the table below:
14.1 Bridge Actions for Various Cycle Types
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