參數(shù)資料
型號： PCI4510PDV
廠商： Texas Instruments, Inc.
英文描述： PC CARD AND INTEGRATED 1394A-2000 OHCI TWO PORT PHY/LINK LAYER CONTROLLER
中文描述： PC卡和綜合1394A端口- 2000 OHCI的兩個端口物理層/鏈路層控制器
文件頁數(shù)： 213/220頁
文件大?。?/td> 1356K
代理商： PCI4510PDV
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115
11.5 PCI Clock/Reset Timing Requirements Over Recommended Ranges of Supply
Voltage and Operating Free-Air Temperature
PARAMETER
ALTERNATE
SYMBOL
TEST CONDITIONS
MIN
MAX
UNIT
tc
tw(H)
tw(L)
tr, tf
tw
tsu
Cycle time, PCLK
tcyc
thigh
tlow
v/
t
trst
trst-clk
30
ns
Pulse duration (width), PCLK high
11
ns
Pulse duration (width), PCLK low
11
ns
Slew rate, PCLK
1
4
V/ns
Pulse duration (width), GRST
1
ms
Setup time, PCLK active at end of PRST
100
s
11.6 Switching Characteristics for PHY Port Interface
PARAMETER
TEST CONDITIONS
Between TPA and TPB
Between TPA and TPB
10% to 90%, at 1394 connector
90% to 10%, at 1394 connector
MIN
TYP
MAX
±
0.15
±
0.1
1.2
1.2
UNIT
ns
ns
ns
ns
Jitter, transmit
Skew, transmit
TP differential rise time, transmit
TP differential fall time, transmit
tr
tf
0.5
0.5
11.7 Operating, Timing, and Switching Characteristics of XI
PARAMETER
MIN
TYP
3.3
MAX
3.6
UNIT
VCC
VIH
VIL
3
V (PLLVCC)
V
V
MHz
PPM
V/ns
High-level input voltage
Low-level input voltage
Input clock frequency
Input clock frequency tolerance
Input slew rate
Input clock duty cycle
0.63VCC
0.33VCC
24.576
<100
0.2
40%
4
60%
11.8 PCI Timing Requirements Over Recommended Ranges of Supply Voltage and
Operating Free-Air Temperature
This data manual uses the following conventions to describe time ( t ) intervals. The format is t
A
, where
subscript A
indicates the type of dynamic parameter being represented. One of the following is used: t
pd
= propagation delay time,
t
d
(t
en
, t
dis
) = delay time, t
su
= setup time, and t
h
= hold time.
PARAMETER
ALTERNATE
SYMBOL
TEST CONDITIONS
MIN
MAX
UNIT
tpd
Propagation delay time, See Note 3
PCLK-to-shared signal
valid delay time
tval
CL = 50 pF,
See Note 3
11
ns
PCLK-to-shared signal
invalid delay time
tinv
2
ten
tdis
tsu
th
NOTE 3: PCI shared signals are AD31AD0, C/BE3C/BE0, FRAME, TRDY, IRDY, STOP, IDSEL, DEVSEL, and PAR.
Enable time, high impedance-to-active delay time from PCLK
ton
toff
tsu
th
2
ns
Disable time, active-to-high impedance delay time from PCLK
28
ns
Setup time before PCLK valid
7
ns
Hold time after PCLK high
0
ns
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