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參數(shù)資料
| 型號： | MT46H256M32L2JV-75IT:A |
| 元件分類： | DRAM |
| 英文描述： | 256M X 32 DDR DRAM, 6 ns, PBGA168 |
| 封裝： | 12 X 12 MM, GREEN, PLASTIC, VFBGA-168 |
| 文件頁數(shù)： | 94/106頁 |
| 文件大?。?/td> | 3431K |
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Figure 49: WRITE-to-READ – Odd Number of Data, Interrupting
tDQSS (NOM)
CK
CK#
Command1
WRITE2
NOP
Address
Bank a,
Col b
Bank a,
Col b
READ
T0
T1
T2
T3
T2n
T4
T5
T5n
T1n
T6
T6n
tWTR3
CL = 3
DQ5
DQS4
DM
tDQSS (MIN)
CL = 3
DQ5
DQS4
DM
tDQSS (MAX)
CL = 3
DQ5
DQS4
DM
Don’t Care
Transitioning Data
tDQSS
DIN
b
DOUT
n
DOUT
n + 1
DIN
b
DIN
b
DOUT
n
DOUT
n + 1
DOUT
n
DOUT
n + 1
Notes: 1. An interrupted burst of 4 is shown; 1 data element is written, 3 are masked.
2. A10 is LOW with the WRITE command (auto precharge is disabled).
3. tWTR is referenced from the first positive CK edge after the last data-in pair.
4. DQS is required at T2 and T2n (nominal case) to register DM.
5. DINb = data-in for column b; DOUTn = data-out for column n.
2Gb: x16, x32 Mobile LPDDR SDRAM
WRITE Operation
PDF: 09005aef83a73286
2gb_ddr_mobile_sdram_t69m.pdf - Rev. M 11/10 EN
88
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相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MT46H256M32L4CM-54IT:A | 256M X 32 DDR DRAM, 5 ns, PBGA90 |
| MT46H256M32L4MC-54AT:A | 256M X 32 DDR DRAM, 5 ns, PBGA240 |
| MT46H256M32L4MC-54IT:A | 256M X 32 DDR DRAM, 5 ns, PBGA240 |
| MT46H256M32LGMC-54AT:A | 256M X 32 DDR DRAM, 5 ns, PBGA240 |
| MT46H256M32LGMC-6:A | 256M X 32 DDR DRAM, 5 ns, PBGA240 |
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