參數(shù)資料
型號(hào)： MPC8308CVMAFD
廠(chǎng)商： FREESCALE SEMICONDUCTOR INC
元件分類(lèi)： 微控制器/微處理器
英文描述： 32-BIT, 266 MHz, MICROPROCESSOR, PBGA473
封裝： 19 X 19 MM, 0.80 MM PITCH, 1.39 MM HEIGHT, LEAD FREE, MAPBGA-473
文件頁(yè)數(shù)： 76/88頁(yè)
文件大小： 2550K
代理商： MPC8308CVMAFD
MPC8308 PowerQUICC II Pro Processor Hardware Specification, Rev. 1
78
Freescale Semiconductor
Clocking
coherent system bus clock (csb_clk). Table 57 shows the expected frequency values for the CSB frequency
for select csb_clk to SYS_CLK_IN ratios.
21.3
Core PLL Configuration
RCWL[COREPLL] selects the ratio between the internal coherent system bus clock (csb_clk) and the e300
core clock (core_clk). Table 58 shows the encodings for RCWL[COREPLL]. COREPLL values that are
not listed in Table 58 should be considered as reserved.
NOTE
Core VCO frequency = core frequency
× VCO divider. The VCO divider,
which is determined by RCWLR[COREPLL], must be set properly so that
the core VCO frequency is in the range of 400–800 MHz.
Table 57. CSB Frequency Options
SPMF
csb_clk :Input Clock Ratio
Input Clock Frequency (MHz)
25
33.33
66.67
0010
2:1
133
0100
4:1
133
0101
5:1
125
Table 58. e300 Core PLL Configuration
RCWL[COREPLL]
core_clk: csb_clk Ratio1
VCO Divider (VCOD)2
0–1
2–5
6
nn
0000
0
PLL bypassed
(PLL off,
csb_clk clocks core directly)
PLL bypassed
(PLL off,
csb_clk clocks core directly)
11
nnnn
nn/a
n/a
00
0001
01:1
2
01
0001
01:1
4
10
0001
01:1
8
00
0001
1
1.5:1
2
01
0001
1
1.5:1
4
10
0001
1
1.5:1
8
00
0010
02:1
2
01
0010
02:1
4
10
0010
02:1
8
00
0010
1
2.5:1
2
01
0010
1
2.5:1
4
相關(guān)PDF資料
PDF描述
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