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參數(shù)資料
| 型號： | MCIMX357DVM5BR2 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 100/147頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MPU I.MX35 400MAPBGA |
| 標準包裝： | 1,000 |
| 系列： | i.MX35 |
| 核心處理器： | ARM11 |
| 芯體尺寸： | 32-位 |
| 速度： | 532MHz |
| 連通性： | 1 線，CAN，EBI/EMI，以太網(wǎng)，I²C，MMC，SPI，SSI，UART/USART，USB OTG |
| 外圍設(shè)備： | DMA，I²S，LCD，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 96 |
| 程序存儲器類型： | ROMless |
| RAM 容量： | 128K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 1.33 V ~ 1.47 V |
| 振蕩器型： | 外部 |
| 工作溫度： | -20°C ~ 70°C |
| 封裝/外殼： | 400-LFBGA |
| 包裝： | 帶卷 (TR) |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁當前第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁
i.MX35 Applications Processors for Industrial and Consumer Products, Rev. 10
Freescale Semiconductor
56
4.9.6
Enhanced Serial Audio Interface (ESAI) Timing Specifications
The ESAI consists of independent transmitter and receiver sections, each section with its own clock
generator. Table 46 shows the interface timing values. The number field in the table refers to timing signals
found in Figure 36 and Figure 37.
Table 46. Enhanced Serial Audio Interface Timing
No.
Characteristics1,2
Symbol
Expression2
Min.
Max.
Condition3 Unit
62
Clock cycle4
tSSICC
4
× T
c
4
× T
c
30.0
—
i ck
ns
63
Clock high period
For internal clock
—2
× Tc 9.0
6
—
ns
For external clock
—
2
× T
c
15
—
64
Clock low period
For internal clock
—2
× T
c 9.0
6
—
ns
For external clock
—
2
× Tc
15
—
65
SCKR rising edge to FSR out (bl) high
—
17.0
7.0
x ck
i ck a
ns
66
SCKR rising edge to FSR out (bl) low
—
17.0
7.0
x ck
i ck a
ns
67
SCKR rising edge to FSR out (wr) high5
—
19.0
9.0
x ck
i ck a
ns
68
SCKR rising edge to FSR out (wr) low5
—
19.0
9.0
x ck
i ck a
ns
69
SCKR rising edge to FSR out (wl) high
—
16.0
6.0
x ck
i ck a
ns
70
SCKR rising edge to FSR out (wl) low
—
17.0
7.0
x ck
i ck a
ns
71
Data in setup time before SCKR (SCK in synchronous
mode) falling edge
—
12.0
19.0
—
x ck
i ck
ns
72
Data in hold time after SCKR falling edge
—
3.5
9.0
—
x ck
i ck
ns
73
FSR input (bl, wr) high before SCKR falling edge5
—
2.0
12.0
—
x ck
i ck a
ns
74
FSR input (wl) high before SCKR falling edge
—
2.0
12.0
—
x ck
i ck a
ns
75
FSR input hold time after SCKR falling edge
—
2.5
8.5
—
x ck
i ck a
ns
78
SCKT rising edge to FST out (bl) high
—
18.0
8.0
x ck
i ck
ns
79
SCKT rising edge to FST out (bl) low
—
20.0
10.0
x ck
i ck
ns
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