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參數(shù)資料
| 型號： | MC9S08GB32 |
| 廠商： | 飛思卡爾半導體(中國)有限公司 |
| 英文描述： | 8 bit Microcontroller Unit (MCU)(8位MCU) |
| 中文描述： | 8位微控制器（MCU）（8位微控制器） |
| 文件頁數(shù)： | 254/290頁 |
| 文件大小： | 1314K |
| 代理商： | MC9S08GB32 |
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Development Support
MC9S08GB/GT Data Sheet, Rev. 2.3
254
Freescale Semiconductor
15.5.3.7
Debug Control Register (DBGC)
This register can be read or written at any time.
Figure
15-7. Debug Control Register (DBGC)
DBGEN
—
Debug Module Enable
Used to enable the debug module. DBGEN cannot be set to 1 if the MCU is secure.
1 = DBG enabled.
0 = DBG disabled.
ARM
—
Arm Control
Controls whether the debugger is comparing and storing information in the FIFO. A write is used to
set this bit (and the ARMF bit) and completion of a debug run automatically clears it. Any debug run
can be manually stopped by writing 0 to ARM or to DBGEN.
1 = Debugger armed.
0 = Debugger not armed.
TAG
—
Tag/Force Select
Controls whether break requests to the CPU will be tag or force type requests. If BRKEN
has no meaning or effect.
1 = CPU breaks requested as tag type requests.
0 = CPU breaks requested as force type requests.
=0, this bit
BRKEN
—
Break Enable
Controls whether a trigger event will generate a break request to the CPU. Trigger events can cause
information to be stored in the FIFO without generating a break request to the CPU. For an end trace,
CPU break requests are issued to the CPU when the comparator(s) and R/W meet the trigger
requirements. For a begin trace, CPU break requests are issued when the FIFO becomes full. TRGSEL
does not affect the timing of CPU break requests.
1 = Triggers cause a break request to the CPU.
0 = CPU break requests not enabled.
RWA
—
R/W Comparison Value for Comparator A
When RWAEN
RWAEN
1 = Comparator A can only match on a read cycle.
0 = Comparator A can only match on a write cycle.
=1, this bit determines whether a read or a write access qualifies comparator A. When
=0, RWA and the R/W signal do not affect comparator A.
Bit 7
6
5
4
3
2
1
Bit 0
Read:
DBGEN
ARM
TAG
BRKEN
RWA
RWAEN
RWB
RWBEN
Write:
Reset:
0
0
0
0
0
0
0
0
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