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參數(shù)資料
| 型號： | MC68HC08LT8 |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 英文描述： | Microcontrollers |
| 中文描述： | 微控制器 |
| 文件頁數(shù)： | 47/156頁 |
| 文件大?。?/td> | 1030K |
| 代理商： | MC68HC08LT8 |
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Low-Power Modes
MC68HC08LT8 Data Sheet, Rev. 1
Freescale Semiconductor
47
Figure 4-15. Wait Mode Entry Timing
Figure 4-16
and
Figure 4-17
show the timing for WAIT recovery.
Figure 4-16. Wait Recovery from Interrupt or Break
Figure 4-17. Wait Recovery from Internal Reset
4.6.2 Stop Mode
In stop mode, the SIM counter is reset and the system clocks are disabled. An interrupt request from a
module can cause an exit from stop mode. Stacking for interrupts begins after the selected stop recovery
time has elapsed. Reset or break also causes an exit from stop mode.
The SIM disables the oscillator output (CGMXCLK) in stop mode, stopping the CPU and peripherals. Stop
recovery time is selectable using the SSREC bit in the configuration register 1 (CONFIG1). If SSREC is
set, stop recovery is reduced from the normal delay of 4096 CGMXCLK cycles down to 32. This is ideal
for applications using canned oscillators that do not require long start-up times from stop mode.
NOTE
External crystal applications should use the full stop recovery time by
clearing the SSREC bit.
A break interrupt during stop mode sets the SIM break stop/wait bit (SBSW) in the SIM break status
register (SBSR).
WAIT ADDR + 1
SAME
SAME
IAB
IDB
PREVIOUS DATA
NEXT OPCODE
SAME
WAIT ADDR
SAME
R/W
NOTE: Previous data can be operand data or the WAIT opcode, depending on the
last instruction.
$6E0C
$6E0B
$00FF
$00FE
$00FD
$00FC
$A6
$A6
$01
$0B
$6E
$A6
IAB
IDB
EXITSTOPWAIT
NOTE: EXITSTOPWAIT = RST pin OR CPU interrupt OR break interrupt
IAB
IDB
RST
$A6
$A6
$6E0B
RST VCT H RST VCT L
$A6
CGMXCLK
32
CYCLES
32
CYCLES
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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