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參數(shù)資料
| 型號： | MC68HC08LT8 |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 英文描述： | Microcontrollers |
| 中文描述： | 微控制器 |
| 文件頁數(shù)： | 123/156頁 |
| 文件大小： | 1030K |
| 代理商： | MC68HC08LT8 |
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LVI Status Register
MC68HC08LT8 Data Sheet, Rev. 1
Freescale Semiconductor
123
13.3.3 Voltage Hysteresis Protection
Once the LVI has triggered (by having V
DD
fall below V
TRIPF
), the LVI will maintain a reset condition until
V
DD
rises above the rising trip point voltage, V
TRIPR
. This prevents a condition in which the MCU is
continually entering and exiting reset if V
DD
is approximately equal to V
TRIPF
. V
TRIPR
is greater than
V
TRIPF
by the hysteresis voltage, V
HYS
.
13.3.4 LVI Trip Selection
The trip point selection bits, LVISEL[1:0], in the CONFIG2 register select whether the LVI is configured
for 5V or 3V operation. (See
Chapter 3 Configuration Register (CONFIG)
.)
NOTE
The MCU is guaranteed to operate at a minimum supply voltage. The trip
point (V
TRIPF
[5V] or V
TRIPF
[3V]) may be lower than this. (See
Chapter 16 Electrical Specifications
for the actual trip point voltages.)
13.4 LVI Status Register
The LVI status register (LVISR) controls LVI interrupt functions and indicates if the V
DD
voltage was
detected below the V
TRIPF
level.
LVIOUT — LVI Output Bit
This read-only flag becomes set when the V
DD
voltage falls below the V
TRIPF
trip voltage
(see
Table 13-1
). Reset clears the LVIOUT bit.
LVIIE — LVI Interrupt Enable Bit
This read/write bit enables the LVIIF bit to generate CPU interrupt requests. Reset clears the LVIIE bit.
1 = LVIIF can generate CPU interrupt requests
0 = LVIIF cannot generate CPU interrupt requests
Address:
$FE0F
Bit 7
6
5
4
3
2
1
Bit 0
Read:
LVIOUT
LVIIE
LVIIF
0
0
0
0
0
Write:
LVIIACK
Reset:
0
0
0
0
0
0
0
0
=Unimplemented
Figure 13-2. LVI Status Register (LVISR)
Table 13-1. LVIOUT Bit Indication
V
DD
LVIOUT
V
DD
>
V
TRIPR
0
V
DD
<
V
TRIPF
1
V
TRIPF
<
V
DD
<
V
TRIPR
Previous value
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