參數(shù)資料
型號(hào)： MC68HC05K3CSDR2
廠(chǎng)商： MOTOROLA INC
元件分類(lèi)： 微控制器/微處理器
英文描述： 8-BIT, MROM, 2 MHz, MICROCONTROLLER, PDSO20
封裝： SSOP-20
文件頁(yè)數(shù)： 103/132頁(yè)
文件大小： 1188K
代理商： MC68HC05K3CSDR2
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Technical Data
MC68HC05K3 — Revision 4.0
72
8-Bit Timer
MOTOROLA
8-Bit Timer
the optional COP watchdog timer circuit, which can be enabled by a
mask option. The RTI rate selector bits and the RTI and TOF enable bits
and flags are located in the timer control and status register at location
$08. The clock frequency that drives the RTI circuit is fOP/2
14 (or
fOP/16,384) with three additional divider stages giving a maximum
interrupt period of fOP/2
17 (or f
OP/131,072).
The power-on cycle clears the entire counter chain and begins clocking
the counter. After 4064 or 16 cycles (depending on mask option), the
power-on reset circuit is released, which again clears the counter chain
and allows the device to come out of reset. At this point, if RESET is not
asserted, the timer starts counting up from 0 and normal device
operation begins. If RESET is asserted at any time during operation, the
counter chain is cleared.
Figure 8-1. Timer Block Diagram
COPR
CLEAR
MC68HC05 INTERNAL BUS
$09 TCNTR
7-BIT COUNTER
INTERRUPT CIRCUIT
$08 TSCR
RTI SELECT CIRCUIT
OVERFLOW
CIRCUIT
DETECT
COP WATCHDOG
TIMER
TO RESET
LOGIC
TO INTERRUPT
LOGIC
8
fOP/2
2
fOP/2
10
POR
TCBP
TSCR
TCNTR
NTF1 INTERNAL
TIMER CLOCK
(fOP)
TOF
RTIF
TOFE
RTIE
RT1
RT0
RTIFR
TOFR
TIMER STATUS/CONTROL REGISTER
TIMER COUNTER REGISTER (TCNTR)
÷4
÷8
RESET
MOR1,2
REFRESH
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PDF描述
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