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參數(shù)資料
| 型號： | MC68376BGVFT20 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, MROM, 20.97 MHz, MICROCONTROLLER, PQFP16 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁數(shù)： | 129/434頁 |
| 文件大?。?/td> | 6093K |
| 代理商： | MC68376BGVFT20 |
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MOTOROLA
QUEUED ANALOG-TO-DIGITAL CONVERTER MODULE
MC68336/376
8-32
USER’S MANUAL
8.13 Interrupts
The QADC supports both polled and interrupt driven operation. Status bits in QASR
reflect the operating condition of each queue and can optionally generate interrupts
when enabled by the appropriate bits in QACR1 and/or QACR2.
8.13.1 Interrupt Sources
The QADC has four interrupt service sources, each of which is separately enabled.
Each time the result is written for the last CCW in a queue, the completion flag for the
corresponding queue is set, and when enabled, an interrupt request is generated. In
the same way, each time the result is written for a CCW with the pause bit set, the
queue pause flag is set, and when enabled, an interrupt request is generated.
Table 8-5 displays the status flag and interrupt enable bits which correspond to queue
1 and queue 2 activity.
Both polled and interrupt-driven QADC operations require that status flags must be
cleared after an event occurs. Flags are cleared by first reading QASR with the appro-
priate flag bits set to one, then writing zeros to the flags that are to be cleared. A flag
can be cleared only if the flag was a logic one at the time the register was read by the
CPU. If a new event occurs between the time that the register is read and the time that
it is written, the associated flag is not cleared.
8.13.2 Interrupt Register
The QADC interrupt register QADCINT specifies the priority level of QADC interrupt
requests and the upper six bits of the vector number provided during an interrupt ac-
knowledge cycle.
The values contained in the IRLQ1 and IRLQ2 fields in QADCINT determine the pri-
ority of QADC interrupt service requests. A value of %000 in either field disables the
interrupts associated with that field. The interrupt levels for queue 1 and queue 2 may
be different.
The IVB[7:2] bits specify the upper six bits of each QADC interrupt vector number.
IVB[1:0] have fixed assignments for each of the four QADC interrupt sources. Refer to
8.13.3 Interrupt Vectors for more information.
Table 8-5 QADC Status Flags and Interrupt Sources
Queue
Queue Activity
Status Flag
Interrupt Enable Bit
Queue 1
Result written for the last CCW in queue 1
CF1
CIE1
Result written for a CCW with pause bit set in
queue 1
PF1
PIE1
Queue 2
Result written for the last CCW in queue 2
CF2
CIE2
Result written for a CCW with pause bit set in
queue 2
PF2
PIE2
336376UMBook Page 32 Friday, November 15, 1996 2:09 PM
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MC68340FE16C | 32-BIT, 16.78 MHz, MICROCONTROLLER, CQFP144 |
| MC68340RP16E | 32-BIT, 16.78 MHz, MICROCONTROLLER, PPGA145 |
| MC68340RP16 | 32-BIT, 16.78 MHz, MICROCONTROLLER, PPGA145 |
| MC68340FE8V | 32-BIT, 8.39 MHz, MICROCONTROLLER, CQFP144 |
| MC68340CFT16E | 32-BIT, 16.78 MHz, MICROCONTROLLER, PQFP144 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MC6839 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:8-BIT MPUS, 8-BIT MCUS, 8-BIT PERIPHERALS |
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| MC684 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:INTEGRATED CIRCUITS |
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| MC6840CP | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:Programmable Timer Module(PTM) |
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