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參數(shù)資料
| 型號： | MC68376BGVFT20 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, MROM, 20.97 MHz, MICROCONTROLLER, PQFP16 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁數(shù)： | 123/434頁 |
| 文件大?。?/td> | 6093K |
| 代理商： | MC68376BGVFT20 |
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MC68336/376
QUEUED ANALOG-TO-DIGITAL CONVERTER MODULE
MOTOROLA
USER’S MANUAL
8-27
The MCU system clock frequency is the basis of QADC timing. The QADC requires
that the system clock frequency be at least twice the QCLK frequency. Refer to Table
A-13 for information on the minimum and maximum allowable QCLK frequencies.
Example 1 in Figure 8-9 shows that when PSH = 3, the QCLK remains high for four
system clock cycles. It also shows that when PSL = 3, the QCLK remains low for four
system clock cycles.
In order to tune QCLK for the fastest possible conversion time for any given system
clock frequency, the QADC permits one more programmable control of the QCLK high
and low time. The PSA bit in QACR0 allows the QCLK high phase to be stretched for
a half cycle of the system clock, and correspondingly, the QCLK low phase is short-
ened by a half cycle of the system clock.
Example 2 in Figure 8-9 is the same as Example 1, except that the PSA bit is set. The
QCLK high phase has 4.5 system clock cycles; the QCLK low phase has 3.5 system
clock cycles.
8.12.5 Periodic/Interval Timer
The QADC periodic/interval timer can be used to generate trigger events at program-
mable intervals to initiate scans of queue 2. The periodic/interval timer is held in reset
under the following conditions:
Queue 2 is programmed to any queue operating mode which does not use the
periodic/interval timer
Interval timer single-scan mode is selected, but the single-scan enable bit is
cleared to zero
IMB system reset or the master reset is asserted
The QADC is placed in low-power stop mode with the STOP bit
The IMB FREEZE line is asserted and the QADC FRZ bit is set to one
Two other conditions which cause a pulsed reset of the timer are:
Rollover of the timer counter
A queue operating mode change from one periodic/interval timer mode to another
periodic/interval timer mode
During the low-power stop mode, the periodic/interval timer is held in reset. Since low-
power stop mode initializes QACR2 to zero, a valid periodic or interval timer mode
must be written to QACR2 when exiting low-power stop mode to release the timer from
reset.
Table 8-4 QADC Clock Programmability
Control Register 0 Information
fsys = 20.97
Input Sample Time (IST) = %00
Example
Number
PSH[4:0]
PSA
PSL[2:0]
QCLK (MHz)
Conversion Time (
s)
1707
1.0
18.0
2717
1.0
18.0
336376UMBook Page 27 Friday, November 15, 1996 2:09 PM
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MC68340FE16C | 32-BIT, 16.78 MHz, MICROCONTROLLER, CQFP144 |
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| MC68340RP16 | 32-BIT, 16.78 MHz, MICROCONTROLLER, PPGA145 |
| MC68340FE8V | 32-BIT, 8.39 MHz, MICROCONTROLLER, CQFP144 |
| MC68340CFT16E | 32-BIT, 16.78 MHz, MICROCONTROLLER, PQFP144 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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