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參數(shù)資料
| 型號： | MC68322FT16 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, 16.667 MHz, RISC PROCESSOR, PQFP160 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁數(shù)： | 281/283頁 |
| 文件大?。?/td> | 1602K |
| 代理商： | MC68322FT16 |
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DMA Interface
8-8
MC68322 USER’S MANUAL
MOTOROLA
Figure 8-5. GDMA MC68322 Bus Read Or Write Cycle
The GDMA can be mapped to any chip-select bank. To optimize DMA access timing, the
chip-select DMA timing register is provided. See Section 6 System Integration Module for
more information. This register provides a separate chip-select bank timing that is specific
to a DMA access. During a GDMA access to a chip-select bank, the internal DACK signal
has a timing that is identical to the CS
×. The DS bit in the GDMA configuration register
controls the assertion of the CS
× with DACK during a GDMA access.
8.6.3 GDMA DRAM Bus Read and Write Cycles
The DMA interface is one of five interfaces that internally arbitrates for control of the DRAM
bus. A GDMA DRAM bus read cycle request is generated when the internal data latch can
accept new data. This can occur either when the DMA interface is first started or after data
is transferred to a destination. A GDMA DRAM bus write cycle request is generated as soon
as data is available from the DMA source.
Figures 8-6 and 8-7 illustrate byte- and word-sized DMA write transfers across both
MC68322 and DRAM buses. In these figures, the transfer count register is set to two.
DATA VALID
ADDRESS VALID
DMA REQUEST
MC68322 BUS CYCLE
MC68322
BUS REQ.
NOTE 2
CLK2
DREQ
DACK
A23–A1
CS7–CS0
RD or
WRU and WRL
D15–D0
REQUEST REQUEST
WAIT
MC68322
BUS REQ.
DATA
RECOVERY
START
NOTE 1
NOTES:
1)
This diagram illustrates DREQ programmed as an active low input.
DREQ is an asynchronous input and is synchronized internally by the
GDMA interface; it requires no setup or hold time to be
recognized for proper operation. However, to guarantee recognition of
the input at a certain edge of CLK, DREQ must satisfy a setup
requirement that it remain active for at least two consecutive CLK rising
edges to be detected by the GDMA interface.
2)
Setup and hold requirements must be met to prevent the start of the next
GDMA cycle. If back to back GDMA cycles are preferred, DREQ must
stay active and detected as a low at this time.
F
re
e
sc
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S
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I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
相關(guān)PDF資料 |
PDF描述 |
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