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參數(shù)資料
| 型號(hào)： | MB90560 |
| 廠商： | Fujitsu Limited |
| 英文描述： | Hex Schmitt-trigger Inverters 20-LCCC -55 to 125 |
| 中文描述： | 16位微控制器 |
| 文件頁數(shù)： | 571/581頁 |
| 文件大?。?/td> | 3144K |
| 代理商： | MB90560 |
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MB90560 series
APPENDIX C 512K-BIT FLASH MEMORY
547
I
Control Status Register (FMCS)
The control status register (FMCS) is situated in the flash memory interface circuit and used for
writing or erasing flash memory when the CPU runs in normal mode. It cannot be used in flash
memory mode.
G
Register structure: Control status register (FMCS)
G
Bit description
[Bit 7]: Interrupt Enable (INTE)
This bit is used to cause an interrupt to the CPU when the writing or erasing of flash memory is
finished. A CPU interrupt is caused when the INTE and DYINT bits are both 1. It is not caused
when the INTE bit is “0”.
[Bit 6]: Ready Interrupt (RDYINT)
This bit is set to “1” after the writing or erasing of flash memory is finished. The writing or erasing
of flash memory is disabled while this bit is 0 even after the writing or erasing of flash memory is
finished. Flash memory can be written or erased only after the bit is set to “1”. Writing “0” in the
bit clears the bit to “0”, but writing “1” in the bit is ignored. The bit is set to “1” at the leading edge
of the RY/BYX signal from flash memory. Read Modify Write (RMW) always reads “1” from this
bit.
[Bit 5]: Write Enable (WE)
This bit is used to enable writing to the flash memory area. When the bit is “1”, a write to the FF
or FE bank becomes a write to the flash memory area. The bit is used to activate a flash memory
write or erase command. A write signal is generated when the bit is “1” and MD2 to MD0 are all
“1”. No write signal is generated when the bit is “0” or MD2 to MD0 are not all “1”.
[Bit 4] : Ready (RDY)
RDY is a flash memory write/erase enable bit. While the bit is “0”, flash memory cannot be
written or erased. Even in this situation, a read or reset command or a suspend command such
as to temporarily stop a sector deletion can be accepted. Refer to the MB29F400TA
specifications for more information.
[Bit 3]: Reserved bit
This bit is reserved for testing. Keep it as “0” for normal operation.
[Bits 2 and 1]: Unused bit
Leave it as “0” for normal operation.
7
6
5
WE
4
RDY
(R/W)
(0)
3
2
-
1
-
0
LPM
(R/W)
(0)
Address:00000AEh
Read/Write
Initial value
INTE
(R/W)
(0)
RDYI
(R/W)
(0)
Reserved
(R/W)
(0)
( - )
(0)
( - )
( - )
( - )
( - )
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PDF描述 |
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