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參數(shù)資料
| 型號(hào)： | MB90560 |
| 廠商： | Fujitsu Limited |
| 英文描述： | Hex Schmitt-trigger Inverters 20-LCCC -55 to 125 |
| 中文描述： | 16位微控制器 |
| 文件頁(yè)數(shù)： | 111/581頁(yè) |
| 文件大?。?/td> | 3144K |
| 代理商： | MB90560 |
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MB90620 series
CHAPTER 4 CLOCKS
87
Table 4.3-1 Function description of each bit of the clock selection register (CKSCR)
HCLK: Oscillation clock frequency
Bit name
Function
bit 15
bit 11
RESV:
Reserved bit
<Caution>
“1” must always be written to these bits.
This bit indicates whether the main clock or a PLL clock has been selected
as the machine clock.
When this bit is set to “0”, a PLL clock has been selected. When it is set to
“1”, the main clock has been selected.
If MCS = 0 and MCM = 1, the PLL clock oscillation stabilization wait period
is in effect.
These bits select an oscillation stabilization wait interval of the oscillation
clock after stop mode has been cancelled.
These bits are initialized to 11
B
by all reset causes.
<Caution>
The oscillation stabilization wait interval must be set to a value appropriate
for the oscillator used. See Section 3.2, "Reset Causes and Oscillation
Stabilization Wait Intervals," in Chapter 3.
<Reference>
The oscillation stabilization period for all PLL clocks is fixed at 2
13
/HCLK.
This bit specifies whether the main clock or a PLL clock is selected as the
machine clock.
When this bit is “0”, a PLL clock is selected. When this bit is “1”, the main
clock is selected.
“0” is written to this bit while it is “1”, the oscillation stabilization wait inter-
val for the PLL clock starts. As a result, the timebase timer is automatically
cleared, and the TBOF bit of the timebase timer control register (TBTC) is
also cleared.
For PLL clocks, the oscillation stabilization period is fixed at 2
13
/HCLK (the
oscillation stabilization wait interval is approx. 2 ms for an oscillation clock
frequency of 4 MHz).
When the main clock has been selected, the operating clock frequency is
the frequency of the oscillation clock divided by 2 (e.g., the operating clock
is 2 MHz when the oscillation clock frequency is 4 MHz).
This bit is initialized to 1 by all reset causes.
<Caution>
When the MCS bit is “1”, write “0” to it only when the timebase timer inter-
rupt is masked by the TBIE bit of the timebase timer control register
(TBTC) or the interrupt level register (ILM). For 8 machine cycles after “1”
is written to the MCS bit, writing “0” to it may be disabled. Write to the bit
after 8 machine cycles have passed.
These bits select a PLL clock multiplier.
Selection can be made from among four different multipliers.
These bits are initialized to 00
B
by all reset causes.
<Caution>
When the MCS bit is “0”, writing to these bits is not allowed. Write to the
CS1 and CS0 bits only after setting the MCS bit to “1” (main clock mode).
bit 14
MCM:
Machine clock
indication bit
bit 13
bit 12
WS1, WS0:
Oscillation stabili-
zation wait inter-
val selection bits
bit 10
MCS:
Machine clock
selection bit
bit 9
bit 8
CS1, CS0:
Multiplier selec-
tion bits
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