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參數(shù)資料
| 型號： | MB86960APF-G |
| 廠商： | Fujitsu Limited |
| 英文描述： | NETWORK INTERFACE CONTROLLER with ENCODER/DECODER (NICE) |
| 中文描述： | 網(wǎng)絡(luò)接口控制器的編碼/解碼器（尼斯） |
| 文件頁數(shù)： | 48/65頁 |
| 文件大?。?/td> | 488K |
| 代理商： | MB86960APF-G |
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MB86960
Figure 19. Burst DMA Timing
DACK
DREQ
RD or WE
RDY
RDY
TRISTATE
TRISTATE
t
1
t
2
Table 24. Burst DMA Timing
Symbol
Parameter Description
Min.
Max.
Units
t
1
RD or WE low to DREQ low
32
ns
t
2
RD or WE high to DACK high
3
ns
1. DREQ goes low during the next-to-last transfer of the burst. DACK should not go high until after the RD or WE pulse of the last transfer
cycle goes high.
2. The DMA cycle uses DACK as the chip select. DACK overrides CS and SA3-0 if they are both asserted at the same time, forcing
selection of the Buffer Memory Port as in a DMA cycle.
3. For RDY(RDY) timing and SD15-0 timing, see Figure 16, t
4
-t
11
, and Figure 17, t
4
-t
9
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MB86961A | UNIVERSAL INTERFACE FOR 10BASET |
| MB86961APD-G | UNIVERSAL INTERFACE FOR 10BASET |
| MB86961APF-G | UNIVERSAL INTERFACE FOR 10BASET |
| MB86965 | EtherCoupler ETHERNET CONTROLLER WITH 10BASE?T TRANSCEIVER |
| MB86965B | EtherCoupler ETHERNET CONTROLLER WITH 10BASE?T TRANSCEIVER |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MB86961A | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:UNIVERSAL INTERFACE FOR 10BASET |
| MB86961APD-G | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:UNIVERSAL INTERFACE FOR 10BASET |
| MB86961APF-G | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:UNIVERSAL INTERFACE FOR 10BASET |
| MB86965 | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:EtherCoupler ETHERNET CONTROLLER WITH 10BASE?T TRANSCEIVER |
| MB86965B | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:EtherCoupler ETHERNET CONTROLLER WITH 10BASE?T TRANSCEIVER |
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