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參數(shù)資料
| 型號(hào)： | MB86295S-PB-GS |
| 廠商： | FUJITSU LTD |
| 元件分類： | 圖形處理器 |
| 英文描述： | GRAPHICS PROCESSOR, PBGA256 |
| 封裝： | PLASTIC, BGA-256 |
| 文件頁(yè)數(shù)： | 76/310頁(yè) |
| 文件大小： | 1530K |
| 代理商： | MB86295S-PB-GS |
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FUJISTU LIMITED PRELIMINARY AND CONFIDENTIAL
MB86295S <Coral-LP>
159
Specification Manual Rev1.1
Bit 27 to 24
BSIZE (Burst Size)
This field specifies the length of a BCU controlled burst as a number of dwords. One or
more bursts will make up an overall transfer. Note that if TSIZE is not an e xact multiple of
BSIZE the final burst of a transfer will be less than BSIZE.
Bit 29
NSA (New Source Address)
If this bit is set to “1b” then after each burst the source address is incremented by the
burst size. This means that a large continuous section of memory can be transferred. If
this bit is “0b” then successive bursts will always be from the initial specified start
address. This mode could be used if transferring data from a FIFO like interface.
Bit 30
NDA (New Destination Address)
If this bit is set to “1b” then after each burst the destination address is incremented by the
burst size. This means that data can be transferred into a large continuous section of
memory. If this bit is “0b” then successive bursts will always be to the initial specified
destination address. This mode should be used when transferring data to the FIFO.
Bit 31
STRT (STaRT transfer)
When set to “1b” a transfer is started. Otherwise the transfer will wait until triggered wither
through the Burst Enable Register (BER) or via the external burst enable signal.
BSR (Burst Setup Register)
Register
address
HostBaseAddress + 800CH
Bit number
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5
4 3 2 1 0
Bit field name
Reserved
XCOR
IMODE
TCM
BCM
EXTEN
MODE
R/W
R0
RW RW RW RW RW
RW
Initial value
0
0 0 0
0 0
0
This register specifies the type of a transfer (interpretation of the addresses) and specifies the
setup of control signals/status bits.
Bit 2 to 0
MODE (transfer MODE)
This field specifies the mode of the transfer and thus the interpretation of the
source/destination addresses.
000b: Slave Mode PCI to Coral
001b: Slave Mode Coral to PCI
010b: Coral to Coral (internal transfer)
011b: Reserved
100b: PCI to Coral (PCI Master read)
101b: Coral to PCI (PCI Master write)
110b: PCI to PCI (PCI Master read/write external DMA transfer)
111b: Reserved
Refer to Chapter 3 for a detailed explanation of these modes.
Bit 3
EXTEN (EXTernal ENable)
If set to “1b” then the external BURSTEN (Burst Enable) signal may be used to initiate
and pause a transfer. Otherwise if set to “0b” the external BURSTEN signal is ignored.
Bit 4
BCM (Burst Complete Mask)
If set to “1b” then the external BURSTC signal will be active. Otherwise if set to “0b” it will
remain inactive low. Note that this bit does not affect the Burst Complete indication in the
main interrupt status register (IST) or the triggering of the main external interrupt.
Bit 5
TCM (Transfer Complete Mask)
If set to “1b” then the external TRANSC signal will be acti ve. Otherwise if set to “0b” it will
remain inactive low. Note that this bit does not affect the Transfer Complete indication in
the main interrupt status register (IST) or the triggering of the main external interrupt.
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