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參數(shù)資料
| 型號： | MB86295S-PB-GS |
| 廠商： | FUJITSU LTD |
| 元件分類： | 圖形處理器 |
| 英文描述： | GRAPHICS PROCESSOR, PBGA256 |
| 封裝： | PLASTIC, BGA-256 |
| 文件頁數(shù)： | 252/310頁 |
| 文件大?。?/td> | 1530K |
| 代理商： | MB86295S-PB-GS |
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FUJISTU LIMITED PRELIMINARY AN D CONFIDENTIAL
MB86295S<Coral-LP>
38
Specification Manual Rev1.1
The strobe signal has configurable polarity and may be active only for the first cycle of a transfer or the
complete transfer. It may also be disabled completely. Configured strobe settings may be overridden
on a transfer by transfer basis if required.
An interrupt may be generated when a transfer is complete.
3.5 Interrupt
The Coral LP MB86295 issues interrupt requests to the host CPU. The following interrupt triggers
may enabled/disabled using the Interrupt Mask Register (IMASK).
Vertical synchronization detect
Field synchronization detect
External synchronization error detect
Drawing command error
Drawing command execution end
Internal Bus/FIFO Timeout
Serial Interface transfer complete
GPIO input change
Burst Complete
Transfer Complete
Host Interface Fatal (PCI error)
Address Error (invalid address accessed)
In addition the I
2C interface can trigger an interrupt, but this is non-maskable through the IMASK
register.
By default the external interrupt is active low (PCI standard) and is open drain. If required it may be
configured to be active high using the Interrupt Polarity (IP) register.
Once an interrupt is detected by the host it can read the interrupt status register (IST) to determine the
source of the interrupt. The exception to this is the I
2C interrupt. Once read the interrupt status register
must be cleared by writing 0 to the appropriate bit/bits (selective clearing is possible). Note that the
Burst Complete/Transfer Complete interrupts must be cleared by writing to the Burst Status (BST)
register.
3.5.1 Internal Bus/FIFO timeout
When accessing an internal client through the internal bus or writing to the FIFO it is possible that an
unacceptable delay (possibly a lockup situation) occurs. This should not normally happen, but as a
safety feature a timeout is available to allow for graceful termination of the offending access. Separate
timeout periods for the internal bus and FIFO can be programmed and enabled (using the BTV, FTV
and TCS registers).
When an access is made to a client and no response is obtained within the specified timeout period
then the access is terminated and an interrupt generated. The Timeout Control/Status (TCS) register
may be read to determine the offending client. Depending on circumstance a soft or firm reset may
then be issued (through the SRST or FRST register) to clear the problem.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MB86603 | SCSI BUS CONTROLLER, PQFP176 |
| MB86604A-PF | SCSI BUS CONTROLLER, PQFP100 |
| MB86605PMT | SCSI BUS CONTROLLER, PQFP144 |
| MB86606PMT | SCSI BUS CONTROLLER, PQFP144 |
| MB86611A | 2 CHANNEL(S), 98.304M bps, SERIAL COMM CONTROLLER, PQFP100 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MB86296 | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:PCI Graphics Controller Specification |
| MB86296EB01 | 制造商:FUJITSU 功能描述:GRAPHIC CONTROLLER KIT |
| MB86296S | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:PCI Graphics Controller Specification |
| MB86296SPB-GSE1 | 功能描述:IC GRAPHIC CTRLR 2/3D 256BGA 制造商:fujitsu electronics america, inc. 系列:- 包裝:托盤 零件狀態(tài):有效 類型:視頻，圖形控制器 應(yīng)用:汽車級，工業(yè)級 安裝類型:表面貼裝 封裝/外殼:256-BBGA 供應(yīng)商器件封裝:256-PBGA（27x27） 標(biāo)準(zhǔn)包裝:40 |
| MB86296SPB-GS-JX | 制造商:FUJITSU 功能描述: |
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