參數(shù)資料
型號(hào)： MB86295S-PB-GS
廠商： FUJITSU LTD
元件分類： 圖形處理器
英文描述： GRAPHICS PROCESSOR, PBGA256
封裝： PLASTIC, BGA-256
文件頁(yè)數(shù)： 241/310頁(yè)
文件大?。?/td> 1530K
代理商： MB86295S-PB-GS
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FUJISTU LIMITED PRELIMINARY AN D CONFIDENTIAL
MB86295S<Coral-LP>
28
Specification Manual Rev1.1
2.3.2 Video output interface
Table 2-2 Video Output Interface Pins
Pin name
I/O
Description
DCKO
Output
Dot clock signal for display
DCKI
Input
Dot clock signal input
HSYN
I/O
Horizontal sync signal output
Horizontal sync input <in external sync mode>
VSYN
I/O
Vertical sync signal output
Vertical sync input <in external sync mode>
CSYN
Output
Composite sync signal output
DE
Output
Display enable period signal
GV
Output
Graphics/video switch
R7-0
Output
Digital picture (R) output. . These pins are multiplexed
MD53-46. These pins are available when XRE=0.
G7-0
Output
Digital picture (G) output. . These pins are multiplexed
MD45-38. These pins are available when XRE=0.
B7-0
Output
Digital picture (B) output. These pins are multiplexed MD37-
32 and DQM7-6. These pins are available when XRE=0.
XRE
Input
Signal to switch between digital RGB output, capture signals
/memory bus (MD 63-32, DQM7-6)
AOR
Analog Output
Analog Signal (R) output
AOG
Analog Output
Analog Signal (G) output
AOB
Analog Output
Analog Signal (B) output
COMR
Analog
Analog (R) Compensation output
COMG
Analog
Analog (G) Compensation output
COMB
Analog
Analog (B) Compensation output
VREF
Analog
Analog Voltage Reference input
VRO
Analog
Analog Reference Current output
It is possible to output digital RGB when XRE = 0 (Memory bus = 32bit).
Additional setting of external circuits can generate composite video signal.
Synchronous to external video signal display can be performed.
Either mode which is synchronous to DCLKI signal or one which is synchronous to dot clock, as for
normal display can be selected.
Since HSYNC and VSYNC signals are set to input state after reset, these signals must be pulled up
LSI externally.
The GV signal switches graphics and video at chroma key operation. When video is selected, the
“Low” level is output.
AOR, AOG and AOB must be terminated at 75 ohm.
1.1 V is input to VREF. A bypass capacitor ( with good high-frequency characteristics ) must be
inserted between VREF and AVS.
COMR, COMG and COMB are tied to analog VDD via 0.1 uF ceramic capacitors.
VRO must be pulled down to analog ground by a 2.7 k ohm resister.
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MB86296SPB-GS-JX 制造商:FUJITSU 功能描述:
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