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參數(shù)資料
| 型號： | MB8117405A-60 |
| 廠商： | Fujitsu Limited |
| 英文描述： | CMOS 4M ×4 BIT Hyper Page Mode Dynamic RAM(CMOS 4M ×4 位超級頁面存取模式動態(tài)RAM) |
| 中文描述： | 的CMOS 4米× 4位超頁模式動態(tài)RAM的CMOS（4米× 4位超級頁面存取模式動態(tài)內(nèi)存） |
| 文件頁數(shù)： | 24/28頁 |
| 文件大小： | 348K |
| 代理商： | MB8117405A-60 |
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24
MB8117405A-60/MB8117405A-70
COLUMN
ADDRESS
ROW
ADDRESS
VALID DATA OUT
HIGH-Z
HIGH-Z
CAS
Fig. 18 – HIDDEN REFRESH CYCLE
V
IH
V
IL
RAS
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
V
OH
V
OL
A
0
to A
10
WE
V
IH
V
IL
V
IH
V
IL
DQ
(Output)
OE
“H” or “L”
DESCRIPTION
A hidden refresh cycle may be performed while maintaining the latest valid data at the output by extending the active time of CAS and
cycling RAS. The refresh row address is provided by the on-chip refresh address counter. This eliminates the need for the external
row address that is required by DRAMs that do not have CAS-before-RAS refresh capability.
DQ
(Input)
t
RC
t
RAS
t
RAS
t
RC
t
RP
t
OEL
t
RCD
t
RSH
t
RAD
t
CHR
t
RP
t
CRP
t
RAH
t
ASR
t
ASC
t
RAL
t
CAH
t
RCS
t
RRH
t
AA
t
RAC
t
CAC
t
DZC
t
CDD
t
OFF
t
OH
t
OFR
t
DZO
t
OEA
t
ON
t
OEZ
t
OED
t
AR
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MB8117405A-70 | CMOS 4M ×4 BIT Hyper Page Mode Dynamic RAM(CMOS 4M ×4 位超級頁面存取模式動態(tài)RAM) |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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