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參數(shù)資料
| 型號(hào)： | MB8117400B-60 |
| 廠商： | Fujitsu Limited |
| 英文描述： | 4 M ×4 BITS Fast Page Mode Dynamic RAM(CMOS 4 M ×4 位快速頁(yè)面存取模式RAM) |
| 中文描述： | 4米× 4位快速頁(yè)面模式動(dòng)態(tài)RAM（的CMOS 4米× 4位快速頁(yè)面存取模式的RAM） |
| 文件頁(yè)數(shù)： | 23/28頁(yè) |
| 文件大?。?/td> | 473K |
| 代理商： | MB8117400B-60 |
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23
MB8117400B-50/-60
Fig. 15 – HIDDEN REFRESH CYCLE
RAS
COLUMN
ADDRESS
ROW
ADDRESS
VALID DATA OUT
HIGH-Z
HIGH-Z
DESCRIPTION
A hidden refresh cycle may be performed while maintaining the latest valid data at the output by extending the active time of CAS and cycling
RAS. The refresh row address is provided by the on-chip refresh address counter. This eliminates the need for the external row address
that is required by DRAMs that do not have CAS-before-RAS refresh capability.
WE
OE
t
RC
t
RAS
t
CHR
t
RAS
t
RP
t
RP
t
RC
t
CRP
t
OEL
t
RCD
t
RAD
t
RAH
t
RAH
t
ASR
t
ASC
t
RAL
t
AR
t
CAH
t
RCS
t
RRH
t
WSR
t
WHR
t
AA
t
RAC
t
DZC
t
CAC
t
ON
t
DZO
t
OEA
t
OED
t
OEZ
t
OFF
t
CDD
t
OH
A
0
to A
10
CAS
“H” or “L” level (excluding Address and DQ)
“H” or “L” level, “H
→
L” or “L
→
H” transition (Address and DQ)
V
OH
V
OL
DQ
(Input)
DQ
(Output)
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
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PDF描述 |
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參數(shù)描述 |
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