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參數(shù)資料
| 型號(hào)： | MB8116405A-60 |
| 廠商： | Fujitsu Limited |
| 英文描述： | CMOS 4M ×4 BIT Hyper Page Mode Dynamic RAM(CMOS 4M ×4 位超級(jí)頁(yè)面存取模式動(dòng)態(tài)RAM) |
| 中文描述： | 的CMOS 4米× 4位超頁(yè)模式動(dòng)態(tài)RAM的CMOS（4米× 4位超級(jí)頁(yè)面存取模式動(dòng)態(tài)內(nèi)存） |
| 文件頁(yè)數(shù)： | 12/28頁(yè) |
| 文件大?。?/td> | 536K |
| 代理商： | MB8116405A-60 |
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12
MB8116405A-60/MB8116405A-70
Fig. 4 – READ CYCLE
RAS
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
V
OH
V
OL
CAS
WE
DQ
(Output)
A
0
to A
11
“H” or “L”
DESCRIPTION
To implement a read operation, a valid address is latched in by the RAS and CAS and with WE set to a High level and OE set to a Low
level, the output is valid once the memory access time has elapsed. The access time is determined by RAS(t
RAC
), CAS(t
CAC
), OE (t
OEA
) or
column addresses (t
AA
) under the following conditions:
If t
RCD
> t
RCD
(max.), access time = t
CAC
.
If t
RAD
> t
RAD
(max.), access time = t
AA
.
If OE is brought Low after t
RAC
, t
CAC
, or t
AA
(whichever occurs later), access time = t
OEA
.
However, if either CAS or OE goes High, the output returns to a high-impedance state after t
OH
is satisfied.
V
IH
V
IL
V
IH
V
IL
DQ
(Input)
OE
ROW ADD
VALID
DATA
HIGH-Z
t
DZC
HIGH-Z
COLUMN ADD
t
RC
t
RAS
t
CRP
t
CSH
t
RCD
t
RSH
t
RP
t
CAS
t
RAD
t
ASR
t
RAH
t
ASC
t
CAH
t
RAL
t
CAL
t
OEL
t
COL
t
CDD
t
RDD
t
RCS
t
RRH
t
RCH
t
WPZ
t
AA
t
CAC
t
RAC
t
OH
t
WED
t
WEZ
t
OFF
t
ON
t
OEA
t
OEZ
t
OH
t
OED
t
ON
t
DZO
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